문맥 (context)
[청구항 2]
제1항에 있어서,상기 다층의 금속층들은 상기 제1 및 제2 연결 라인을 구성하는 제1 금속층, 상기 워드 라인을 구성하는 제2 금속층 및 상기 비트 라인과 제1 및 제2 인버터에 연결되는 전원 라인을 구성하는제3금속층있는것을특징으로 하는스태틱 랜덤 억세스 메모리 소자.
[청구항 3]
제1항에 있어서,상기 다층의 금속층들은 상기 제1 및 제2 연결 라인을 구성하는 제1 금속층, 상기 워드 라인을 구성하는 제2 금속층, 상기 비트 라인을 구성하는 제3 금속층 및 상기 제1 및 제2 인버터에 연결되는 전원 라인을 구성하는제4금속층있는것을특징으로 하는스태틱 랜덤 억세스 메모리 소자.
[청구항 5]
제4항에 있어서,상기 제1 활성 영역과 제2 활성 영역은 단위 셀을 가로지르는 띠 모양이며, 상기 제3 활성 영역과 제4 활성 영역은 제1 활성 영역 및 제2 활성 영역과 평행하며 서로에 대해지그재그배치되어있는것을특징으로 하는스태틱 랜덤 억세스 메모리 소자.
[청구항 6]
제4항에 있어서,상기 제1 활성 영역은 제1 억세스 트랜지스터의 게이트가 가로지르는 부분보다 제1 드라이브 트랜지스터의 게이트가 가로지르는 부분의 폭이 더 크고, 상기 제2 활성 영역은 제2 억세스 트랜지스터의 게이트가 가로지르는 부분보다 제2 드라이브 트랜지스터의 게이트가 가로지르는 부분의 폭이 더 큰 것특징으로 하는스태틱 랜덤 억세스 메모리 소자.
[청구항 7]
제4항에 있어서,제1 활성 영역을 수직으로 가로지르는 상기 제1 드라이브 트랜지스터의 게이트와 제3 활성 영역을 수직으로 가로지르는 제1 부하 트랜지스터의 게이트는 수평으로 서로 연결되어 상기 제4 활성 영역의 일 단까지 연장되어 있고, 제2 활성 영역을 수직으로 가로지르는 상기 제2 드라이브 트랜지스터의 게이트와 제4 활성 영역을 수직으로 가로지르는 제2 부하 트랜지스터의 게이트는 수평으로 서로 연결되어 상기 제3 활성 영역의 타단연장되어있는것을특징으로 하는스태틱 랜덤 억세스 메모리 소자.
[청구항 8]
제7항에 있어서,상기 제1 억세스 트랜지스터의 게이트, 제2 드라이브 트랜지스터의 게이트 및 제2 부하 트랜지스터의 게이트는 일 선상에 위치하며, 이들과 평행하도록 상기 제2 억세스 트랜지스터의 게이트, 제1 드라이브 트랜지스터의 게이트 및 제1 부하 트랜지스터의 게이트가 다른선상위치하는것을특징으로 하는스태틱 랜덤 억세스 메모리 소자.
[청구항 9]
제4항에 있어서,상기 제1 연결 라인과 제2 연결 라인은 서로 교차하지 않고, 제1 연결 라인은 상기 제2 연결 라인에 연결되는 요소들과 중첩되지 않으며, 제2 연결 라인은 상기 제1 연결 라인에 연결되는요소들중첩되지않는것을특징으로 하는스태틱 랜덤 억세스 메모리 소자.
[청구항 10]
제7항에 있어서,상기 제1 연결 라인은 제1 억세스 트랜지스터 및 제1 드라이브 트랜지스터의 공유 드레인 상에 형성된 c1,c3 콘택홀과 제2 부하 트랜지스터의 게이트가 제3 활성 영역의 타 단까지 연장된 부분과 제1 부하 트랜지스터의 소오스 상에 형성된 c6 콘택홀을 통해 상기 제1 억세스 트랜지스터의 드레인 및 이와 공유하는 제1 드라이브 트랜지스터의 드레인과 상기 제2 드라이브 트랜지스터의 게이트, 상기 제2 부하 트랜지스터의 게이트 및 제1 부하 트랜지스터의 소오스를 연결하고, 상기 제2 연결 라인은 제2 억세스 트랜지스터 및 제2 드라이브 트랜지스터의 공유 드레인 상에 형성된 c2,c4 콘택홀과 제1 부하 트랜지스터의 게이트가 제4 활성 영역의 일 단까지 연장된 부분과 제2 부하 트랜지스터의 소오스 상에 형성된 c5 콘택홀을 통해 상기 제2 억세스 트랜지스터의 드레인 및 이와 공유하는 제2 드라이브 트랜지스터의 드레인과 상기 제1 드라이브 트랜지스터의 게이트,상기제1부하트랜지스터의게이트및제2부하트랜지스터의소오스연결하는것을특징으로 하는스태틱 랜덤 억세스 메모리 소자.
[청구항 11]
제4항에 있어서,상기 제1 연결 라인 및 제2 연결 라인은 다결정 실리콘, 비정질 실리콘, 알루미늄(al), 텅스텐(w), 티타늄(ti), 코발트(co) 또는 구리(cu)와 같은금속물질있는것을특징으로 하는스태틱 랜덤 억세스 메모리 소자.
[청구항 12]
제4항에 있어서,상기 워드 라인은 제1 억세스 트랜지스터의 게이트와 연결된 상기 제1 도전층으로 된 c9 제1 패드층과 제2 억세스 트랜지스터의 게이트와 연결된 상기 제1 도전층으로 된 c10제1 패드층연결되어있는것을특징으로 하는스태틱 랜덤 억세스 메모리 소자.
[청구항 13]
제4항에 있어서,상기 워드 라인은 상기 게이트들과 서로 평행하도록 배치되며, 단위 셀을 가로지르는띠모양인것을특징으로 하는스태틱 랜덤 억세스 메모리 소자.
[청구항 14]
제4항에 있어서,상기 제1 전원 라인, 제2 전원 라인, 제1 비트 라인 및 제2 비트 라인은 상기 워드 라인에 대해수직방향배치되어있는것을특징으로 하는스태틱 랜덤 억세스 메모리 소자.
[청구항 15]
제4항에 있어서,상기 제1 전원 라인은 제1 비트 라인과 제2 비트 라인과 평행하도록 그 사이에 형성되어 있고, 상기 제2 전원 라인은 상기 제1 전원 라인이 형성되어 있지 않은 제1 비트 라인과 제2 비트 라인 사이에 이들과 평행하도록형성되어있는것을특징으로 하는스태틱 랜덤 억세스 메모리 소자.
[청구항 16]
제15항에 있어서,상기 제1 전원 라인은 제1 부하 트랜지스터의 드레인 및 제2 부하 트랜지스터의 드레인 상에 형성된 상기 제2 도전층으로 된 c12 제1 패드층과 상기 제3 도전층으로 된 c12 제2 패드층을 통해 상기 제1 및 제2 부하 트랜지스터의 드레인에 전원 전압을 공급하고, 상기 제2 전원 라인은 제1 드라이브 트랜지스터의 소오스 및 제2 드라이브 트랜지스터의 소오스 상에 형성된 상기 제2 도전층으로 된 c11 제1 패드층과 상기 제3 도전층으로 된 c11 제2 패드층을 통해 상기 제1 및 제2 드라이브 트랜지스터의 소오스에 접지 전압을 공급하며, 상기 제1 비트 라인은 제1 억세스 트랜지스터의 소오스 상에 형성된 상기 제2 도전층으로 된 c7 제1 패드층과 상기 제3 도전층으로 된 c7 제1 패드층을 통해 상기 제1 억세스 트랜지스터의 소오스에 비트 라인 (또는 비트 라인 바) 전압을 공급하고, 상기 제2 비트 라인은 제2 억세스 트랜지스터의 소오스 상에 형성된 상기 제2 도전층으로 된 c8 제1 패드층과 상기 제3 도전층으로 된 c8 제2 패드층을 통해 상기 제2 억세스 트랜지스터의 소오스에 비트 라인 바 (또는 비트 라인)전압공급하는것을특징으로 하는스태틱 랜덤 억세스 메모리 소자.
[청구항 17]
제4항에 있어서,상기 제2 내지 제4 도전층들은 금속층인것을특징으로 하는스태틱 랜덤 억세스 메모리 소자.
지시문 (instruction)
주어진 특허 청구항을 읽고 구성요소의 기능과 역할을 분석하여 질문에 답하라. 요구되는 정보를 명확한 구조로 정리하라.
질문 (question)
스태틱 랜덤 억세스 메모리 소자에서 제1 전원 라인과 제2 전원 라인은 각각 어떤 트랜지스터의 영역에 전압을 공급하며, 이때 사용되는 패드층은 무엇을 통해 연결되는가?
추론 과정 (compact_reasoning)
-
1과제 해석
task_interpretation제1 및 제2 전원 라인이 각각 어떤 트랜지스터 영역에 전압을 공급하는지, 그리고 연결에 사용되는 패드층이 무엇인지 파악해야 한다.
-
2정보 추출
information_extraction청구항 16에서 제1 전원 라인과 제2 전원 라인의 공급 대상 및 패드층 정보를 추출한다.
- 상기 제1 전원 라인은 제1 부하 트랜지스터의 드레인 및 제2 부하 트랜지스터의 드레인 상에 형성된 상기 제2 도전층으로 된 c12 제1 패드층과 상기 제3 도전층으로 된 c12 제2 패드층을 통해 상기 제1 및 제2 부하 트랜지스터의 드레인에 전원 전압을 공급하고, 상기 제2 전원 라인은 제1 드라이브 트랜지스터의 소오스 및 제2 드라이브 트랜지스터의 소오스 상에 형성된 상기 제2 도전층으로 된 c11 제1 패드층과 상기 제3 도전층으로 된 c11 제2 패드층을 통해 상기 제1 및 제2 드라이브 트랜지스터의 소오스에 접지 전압을 공급하며
-
3근거 선택
evidence_selection제1 전원 라인은 제1 및 제2 부하 트랜지스터의 드레인에, 제2 전원 라인은 제1 및 제2 드라이브 트랜지스터의 소오스에 연결됨을 확인하고, 사용된 패드층(c12, c11)을 선택한다.
- 상기 제1 전원 라인은 제1 부하 트랜지스터의 드레인 및 제2 부하 트랜지스터의 드레인 상에 형성된 상기 제2 도전층으로 된 c12 제1 패드층과 상기 제3 도전층으로 된 c12 제2 패드층을 통해 상기 제1 및 제2 부하 트랜지스터의 드레인에 전원 전압을 공급하고, 상기 제2 전원 라인은 제1 드라이브 트랜지스터의 소오스 및 제2 드라이브 트랜지스터의 소오스 상에 형성된 상기 제2 도전층으로 된 c11 제1 패드층과 상기 제3 도전층으로 된 c11 제2 패드층을 통해 상기 제1 및 제2 드라이브 트랜지스터의 소오스에 접지 전압을 공급하며
-
4논리 통합
logical_integration제1 전원 라인은 부하 트랜지스터의 드레인 영역에 c12 패드층을 통해 전압을 공급하고, 제2 전원 라인은 드라이브 트랜지스터의 소오스 영역에 c11 패드층을 통해 전압을 공급함을 통합한다.
- 상기 제1 전원 라인은 제1 부하 트랜지스터의 드레인 및 제2 부하 트랜지스터의 드레인 상에 형성된 상기 제2 도전층으로 된 c12 제1 패드층과 상기 제3 도전층으로 된 c12 제2 패드층을 통해 상기 제1 및 제2 부하 트랜지스터의 드레인에 전원 전압을 공급하고, 상기 제2 전원 라인은 제1 드라이브 트랜지스터의 소오스 및 제2 드라이브 트랜지스터의 소오스 상에 형성된 상기 제2 도전층으로 된 c11 제1 패드층과 상기 제3 도전층으로 된 c11 제2 패드층을 통해 상기 제1 및 제2 드라이브 트랜지스터의 소오스에 접지 전압을 공급하며
-
5결론 도출
conclusion_formulation질문에 따라 제1 전원 라인은 제1 및 제2 부하 트랜지스터의 드레인에 c12 패드층을 통해, 제2 전원 라인은 제1 및 제2 드라이브 트랜지스터의 소오스에 c11 패드층을 통해 연결된다는 결론을 도출한다.
- 상기 제1 전원 라인은 제1 부하 트랜지스터의 드레인 및 제2 부하 트랜지스터의 드레인 상에 형성된 상기 제2 도전층으로 된 c12 제1 패드층과 상기 제3 도전층으로 된 c12 제2 패드층을 통해 상기 제1 및 제2 부하 트랜지스터의 드레인에 전원 전압을 공급하고, 상기 제2 전원 라인은 제1 드라이브 트랜지스터의 소오스 및 제2 드라이브 트랜지스터의 소오스 상에 형성된 상기 제2 도전층으로 된 c11 제1 패드층과 상기 제3 도전층으로 된 c11 제2 패드층을 통해 상기 제1 및 제2 드라이브 트랜지스터의 소오스에 접지 전압을 공급하며
-
6답변 생성
answer_generation구조화된 형식으로 최종 답변을 작성한다.
- 상기 제1 전원 라인은 제1 부하 트랜지스터의 드레인 및 제2 부하 트랜지스터의 드레인 상에 형성된 상기 제2 도전층으로 된 c12 제1 패드층과 상기 제3 도전층으로 된 c12 제2 패드층을 통해 상기 제1 및 제2 부하 트랜지스터의 드레인에 전원 전압을 공급하고, 상기 제2 전원 라인은 제1 드라이브 트랜지스터의 소오스 및 제2 드라이브 트랜지스터의 소오스 상에 형성된 상기 제2 도전층으로 된 c11 제1 패드층과 상기 제3 도전층으로 된 c11 제2 패드층을 통해 상기 제1 및 제2 드라이브 트랜지스터의 소오스에 접지 전압을 공급하며
최종 답변 (final_answer)
{
"제1_전원_라인": {
"공급_영역": "제1 및 제2 부하 트랜지스터의 드레인",
"사용_패드층": "제2 도전층으로 된 c12 제1 패드층 및 제3 도전층으로 된 c12 제2 패드층"
},
"제2_전원_라인": {
"공급_영역": "제1 및 제2 드라이브 트랜지스터의 소오스",
"사용_패드층": "제2 도전층으로 된 c11 제1 패드층 및 제3 도전층으로 된 c11 제2 패드층"
}
}
핵심 해석 (core_interpretation)
SRAM 소자에서 전원 라인이 부하 트랜지스터의 드레인과 드라이브 트랜지스터의 소오스 영역에 각각 전원 및 접지 전압을 공급하기 위해 특정 패드층(c12, c11)을 통해 연결되는 구조를 나타낸다.