이중 양자점 응용 단일 전자 다치 메모리 및 그 구동방법 document_id 1020000019822

[청구항 2] 제1항에 있어서,상기 반도체 기판은 불순물이 1018~1013/cm3 의 농도로 도핑된 실리콘 기판인 것을 특징으로 하는 이중 양자점응용한단일전자 다치 메모리. [청구항 3] 제1항에 있어서,상기 양자점 역할을 하는 두 개의 플로팅 게이트는 각기 다른 전하 충전 용량을 갖도록 그 크기를 각각 다르게 하거나 혹은 충전되는 전하의 개수를 다르도록 전하 충전 용량의 크기는 갖게 하되 드레인과 소스 간의 전압 vds의 크기를 다르게 인가하여 상기 각 양자점에 저장된 전자의 숫자에 따라 다치 기억 기능을 갖는 것을 특징으로 하는 이중 양자점응용한단일전자 다치 메모리. [청구항 4] 제1항에 있어서,상기 채널의 폭은 상기 실리콘 기판에 도핑된 불순물 농도에 의해 결정되는 디바이 스크린 길이 이하로 하여 전자 한개에 의한 충전으로 상기 채널의 문턱전압 변화를 유도하는 것을 특징으로 하는 이중 양자점응용한단일전자 다치 메모리. [청구항 5] 제1항에 있어서,상기 절연층은 상기 소스, 드레인 및 채널 위에 sio2, al2o3, aln, alon 및 sion 중 어느 한 물질을 10nm 이하의 두께로 증착하여 터널 장벽으로 이용한 것을 특징으로 하는 이중 양자점응용한단일전자 다치 메모리. [청구항 6] 제1항에 있어서,상기 절연층은 tio2, ta2o5, sion, alon, aln 및, al2o3 중 어느 하나를 하부막으로 하고 sio2를 상부막으로 하는 유전체 물질의 조합으로 형성된 것을 특징으로 하는 이중 양자점응용한단일전자 다치 메모리. [청구항 7] 제1항에 있어서,상기 제1플로팅 게이트 및 제2플로팅 게이트는 폭을 상기 채널 폭 보다 작거나 동일하게 형성하고, 두께는 100nm 이하로 형성하며, 반경은 10nm 이하로 형성한 것을 특징으로 하는 이중 양자점응용한단일전자 다치 메모리. [청구항 8] 제7항에 있어서,상기 제1플로팅 게이트 및 제2플로팅 게이트는 전계 산화에 의해 상기 폭, 두께 및 반경을 더욱 줄이고 각 양자점의 양단을 새부리 모양으로 형성한 것을 특징으로 하는 이중 양자점응용한단일전자 다치 메모리. [청구항 9] 제1항에 있어서,상기 제1플로팅 게이트 및 제2플로팅 게이트는 임플랜터 혹은 확산로를 이용하여 n형으로 도핑한 것을 특징으로 하는 이중 양자점응용한단일전자 다치 메모리. [청구항 10] 제1항에 있어서,상기 제1플로팅 게이트 및 제2플로팅 게이트 위의 절연층은 두께 100 nm 이하로 적층된 것을 특징으로 하는 이중 양자점응용한단일전자 다치 메모리. [청구항 11] 제10항에 있어서,상기 절연층은 sio2, al2o3, aln, alon 및 sion 중 어느 하나를 하부막으로 하고, tio2, ta2o5, sion, alon, aln 및, al2o3중 어느 하나를 중간막으로 하고, sio2를 상부막으로 하는 유전체 물질의 조합으로 형성된 것을 특징으로 하는 이중 양자점응용한단일전자 다치 메모리. [청구항 12] 제1항에 있어서,상기 제어 게이트는 al, w, co, ti, poly-silicon 중 적어도 어느 한 물질로 형성한 것을 특징으로 하는 이중 양자점응용한단일전자 다치 메모리. [청구항 13] 제12항에 있어서,상기poly-silicon 제어 게이트는 임플랜트 혹은 확산로를 이용하여 n형으로 도핑한 것을 특징으로 하는 이중 양자점응용한단일전자 다치 메모리. [청구항 15] 제14항에 있어서,상기 반도체 기판은 불순물이 1018~1013/cm3 의 농도로 도핑된 실리콘 기판인 것을 특징으로 하는 이중 양자점응용한단일전자 다치 메모리. [청구항 16] 제14항에 있어서,상기 양자점 역할을 하는 두 개의 플로팅 게이트는 각기 다른 전하 충전 용량을 갖도록 그 크기를 각각 다르게 하거나 혹은 충전되는 전하의 개수를 다르도록 전하 충전 용량의 크기는 갖게 하되 드레인과 소스 간의 전압 vds의 크기를 다르게 인가하여 상기 각 양자점에 저장된 전자의 숫자에 따라 다치 기억 기능을 갖는 것을 특징으로 하는 이중 양자점응용한단일전자 다치 메모리. [청구항 17] 제14항에 있어서,상기 채널의 폭은 상기 실리콘 기판에 도핑된 불순물 농도에 의해 결정되는 디바이 스크린 길이 이하로 하여 전자 한개에 의한 충전으로 상기 채널의 문턱전압 변화를 유도하는 것을 특징으로 하는 이중 양자점응용한단일전자 다치 메모리. [청구항 18] 제14항에 있어서,상기 절연층은 상기 소스, 드레인 및 채널 위에 sio2, al2o3, aln, alon 및 sion 중 어느 한 물질을 10nm 이하의 두께로 증착하여 터널 장벽으로 이용한 것을 특징으로 하는 이중 양자점응용한단일전자 다치 메모리. [청구항 19] 제14항에 있어서,상기 절연층은 tio2, ta2o5, sion, alon, aln 및, al2o3 중 어느 하나를 하부막으로 하고 sio2를 상부막으로 하는 유전체 물질의 조합으로 형성된 것을 특징으로 하는 이중 양자점응용한단일전자 다치 메모리. [청구항 20] 제14항에 있어서,상기 제1플로팅 게이트 및 제2플로팅 게이트는 폭을 상기 채널 폭 보다 작거나 동일하게 형성하고, 두께는 100nm 이하로 형성하며, 반경은 10nm 이하로 형성한 것을 특징으로 하는 이중 양자점응용한단일전자 다치 메모리. [청구항 21] 제20항에 있어서,상기 제1플로팅 게이트 및 제2플로팅 게이트는 전계 산화에 의해 상기 폭, 두께 및 반경을 더욱 줄이고 각 양자점의 양단을 새부리 모양으로 형성한 것을 특징으로 하는 이중 양자점응용한단일전자 다치 메모리. [청구항 22] 제14항에 있어서,상기 제1플로팅 게이트 및 제2플로팅 게이트는 임플랜터 혹은 확산로를 이용하여 n형으로 도핑한 것을 특징으로 하는 이중 양자점응용한단일전자 다치 메모리. [청구항 23] 제14항에 있어서,상기 제1플로팅 게이트 및 제2플로팅 게이트 위의 절연층은 두께 100 nm 이하로 적층된 것을 특징으로 하는 이중 양자점응용한단일전자 다치 메모리. [청구항 24] 제23항에 있어서,상기 절연층은 sio2, al2o3, aln, alon 및 sion 중 어느 하나를 하부막으로 하고, tio2, ta2o5, sion, alon, aln 및, al2o3중 어느 하나를 중간막으로 하고, sio2를 상부막으로 하는 유전체 물질의 조합으로 형성된 것을 특징으로 하는 이중 양자점응용한단일전자 다치 메모리. [청구항 25] 제14항에 있어서,상기 제어 게이트는 al, w, co, ti, 폴리실리콘 중 적어도 어느 한 물질로 형성한 것을 특징으로 하는 이중 양자점응용한단일전자 다치 메모리. [청구항 26] 제25항에 있어서,상기poly-silicon 제어 게이트는 임플랜트 혹은 확산로를 이용하여 n형으로 도핑한 것을 특징으로 하는 이중 양자점응용한단일전자 다치 메모리.