반도체기억장치 document_id 1020010012146

[청구항 2] 청구항 1에 있어서,상기 메모리배열영역을 하나 사이에 끼워서 떨어진 2개의 메모리배열영역에 대한 각각의 워드선 선택타이밍이 일정기간 늘어나제어되는것을특징으로 하는반도체기억장치. [청구항 3] 청구항 1 또는 2에 있어서,상기 메모리셀은 mosfet와 커패시터에서 이루고 상기 mosfet의 게이트가 선택단자가 되고 한쪽의 소스 드레인이 입출력단자가 되고 다른쪽의 소스 드레인이 상기 커패시터의 한쪽의 전극인 축적노이드와 접속되어 이루는 다이나믹형 메모리셀로서,상기 메모리배열에 설치되는 커패시터의 다른쪽의 전극은 일체화된 플레이트전극에 의해구성되어이루는것을특징으로 하는반도체기억장치. [청구항 5] 청구항 4에 있어서,상기 메모리셀은 mosfet와 커패시터로 이루고 상기 mosfet의 게이트가 선택단자가 되고 한쪽의 소스 드레인이 입출력단자화 되고 다른쪽 의 소스드레인이 상기 커패시터의 한쪽의 전극인 축적노이드와 접속되어 이루는 다이나믹형메모리셀로서,상기 메모리배열에 설치되는 커패시터의 다른쪽의 전극은 일체화된 플레이트전극에 의해구성되어이루는것을특징으로 하는반도체기억장치. [청구항 7] 청구항 6에 있어서,상기 복수의 뱅크가운데 상호 근접하는 2개의 뱅크에 대한 각각의 워드선 선택타이밍을 일정기간 늘려서제어되는것을특징으로 하는반도체기억장치. [청구항 8] 청구항 6 또는 7에 있어서,상기 메모리셀은 mosfet와 커패시터에서 이루고 상기 mosfet의 게이트가 선택단자가 되고 한쪽의 소스 드레인이 입출력단자가 되고 다른쪽의 소스 드레인이 상기 커패시터의 한쪽의 전극인 축적노이드와 접속되어 이루는 다이나믹형 메모리셀로서,상기 메모리배열에 설치되는 커패시터의 다른쪽의 전극을 일체화된 플레이트전극에 의해구성되어이루는것을특징으로 하는반도체기억장치. [청구항 10] 청구항 9에 있어서,상기 메모리셀은 mosfet와 커패시터에서 이루고 상기 mosfet의 게이트가 선택단자가 되고 한쪽의 소스 드레인이 입출력단자가 되고 다른쪽의 소스 드레인이 상기 커패시터의 한쪽의 전극인 축적노이드와 접속되어 이루는 다이나믹형 메모리셀로서,상기 메모리배열에 설치되는 커패시터의 다른쪽의 전극은 일체화된 플레이트전극에 의해구성되어이루는것을특징으로 하는반도체기억장치. [청구항 12] 청구항 11에 있어서,하나의 뱅크를 끼워서 떨어진 2개의 뱅크를 센스앰프에 의해 미소신호증폭기간에는 뱅크의 활성화를 금지되는 것인 것특징으로 하는반도체기억장치. [청구항 13] 청구항 11에 있어서,하나의 뱅크를 끼워서 떨어진 2개의 뱅크는 한쪽이 활성화 될때에는 다른쪽은 소정시간 늦어져서활성화허가되는것을특징으로 하는반도체기억장치. [청구항 14] 청구항 11, 청구항 12, 청구항 13중 어느 한 항에 있어서,상기 메모리셀은 mosfet와 커패시터에서 이루고 상기 mosfet의 게이트가 선택단자가 되고 한쪽의 소스 드레인이 입출력단자가 되고 다른쪽의 소스 드레인이 상기 커패시터의 한쪽의 전극인 축적노이드와 접속되어 이루는 다이나믹형 메모리셀로서,상기 메모리배열에 설치되는 커패시터의 다른쪽의 전극은 일체화된 플레이트전극에 의해구성되어이루는것을특징으로 하는반도체기억장치. [청구항 16] 청구항 15에 있어서,상기 워드선선택회로는 상기 메모리배열에 설치되는 서브워드선을 선택하는 것으로 하고,상기 워드선 선택회로에 선택신호를 전하는 메인워드선은상기제2방향연장되는것을특징으로 하는반도체기억장치. [청구항 17] 청구항 15 또는 청구항 16에 있어서,상기 메모리배열에 설치되는 비트선은 상호보조의 비트선쌍이 평행하게연장되는것을특징으로 하는반도체기억장치. [청구항 18] 청구항 15 또는 17에 있어서,상기 제 2 방향에도 복수의 메모리배열이 설치되고, 상기 복수의 메모리배열영역과 상호 배치된 복수의 센스앰프영역을 또한 설치하고,각 센스앰프영역에 근접하는 양측의 메모리배열영역 가운데 한쪽으로 연장하는 비트선과 다른쪽으로 연장하는 비트선에서 한쌍의 신호를 받는 센스앰프에상기센스앰프영역내설치되는것을특징으로 하는반도체기억장치. [청구항 19] 청구항 15 또는 청구항 16에 있어서,상기 메모리셀은 mosfet와 커패시터로 이루고 상기 mosfet의 게이트가 선택단자가 되고 한쪽의 소스 드레인이 입출력단자가 되고 다른쪽의 소스 드레인이 상기 커패시터의 한쪽의 전극인 축적노이드와 접속되어 이루는 다이나믹형 메모리셀로서,상기 메모리배열에 설치되는 커패시터의 다른쪽의 전극은 일체화된 플레이트전극에 의해구성되어이루는것을특징으로 하는반도체기억장치. [청구항 20] 청구항 17에 있어서,상기 메모리셀은 mosfet와 커패시터로 이루고 상기 mosfet의 게이트가 선택단자가 되고 한쪽의 소스 드레인이 입출력단자가 되고 다른쪽의 소스 드레인이 상기 커패시터의 한쪽의 전극인 축적노이드와 접속되어 이루는 다이나믹형 메모리셀로서,상기 메모리배열에 설치되는 커패시터의 다른쪽의 전극은 일체화된 플레이트전극에 의해구성되어이루는것을특징으로 하는반도체기억장치. [청구항 21] 청구항 18에 있어서,상기 메모리셀은 mosfet와 커패시터로 이루고 상기 mosfet의 게이트가 선택단자가 되고 한쪽의 소스 드레인이 입출력단자가 되고 다른쪽의 소스 드레인이 상기 커패시터의 한쪽의 전극인 축적노이드와 접속되어 이루는 다이나믹형 메모리셀로서,상기 메모리배열에 설치되는 커패시터의 다른쪽의 전극은 일체화된 플레이트전극에 의해구성되어이루는것을특징으로 하는반도체기억장치.