반도체 기억 장치 document_id 1020010025119

[청구항 2] 제1항에 있어서,상기 비트선 전압 제어 회로는 상기 비트선의 전압을 인하시킴과 함께 상기 강유전체 캐패시터로의인가전압하는것을특징으로 하는반도체 기억 장치. [청구항 3] 제1항에 있어서,상기 비트선 전압 제어 회로는 비트선과의 용량 결합에 의해 비트선의 전압 인하를 행하기 위해서 적어도 한개의캐패시터포함하는것을특징으로 하는반도체 기억 장치. [청구항 4] 제1항에 있어서,상기 비트선 전압 제어 회로는, 한쌍의 비트선에 대응하고 그의 선택된 비트선에 결합되도록 구동되는 한쌍의캐패시터포함하는것을특징으로 하는반도체 기억 장치. [청구항 5] 제1항에 있어서,상기 비트선 전압 제어 회로는, 한쌍의 비트선에 각각 대응하여 설치되고, 제1 단자가 한쌍의 비트선에 각각 접속되고, 제2 단자가 한쌍의 구동 신호선에 각각 접속된 한쌍의 캐패시터를 포함하고, 데이터 판독 전은 상기 한쌍의 구동 신호선에 제1 전위를 제공하고, 데이터 판독 시에, 상기 한쌍의 구동 신호선의 한쪽에 제1 전위보다 낮은제2전위제공하도록한것을특징으로 하는반도체 기억 장치. [청구항 6] 제1항에 있어서,상기 비트선 전압 제어 회로는, 한쌍의 비트선에 각각의 드레인이 접속된 제1 및 제2 트랜지스터와, 일단이 상기 제1 및 제2 트랜지스터의 소스에 접속되고 타단이 구동 신호선에 접속된 캐패시터를 포함하고, 데이터 판독 전은, 상기 구동 신호선에 제1 전위를 제공함과 함께 상기 제1 및 제2 트랜지스터를 온으로 하고, 데이터 판독 시에, 상기 제1 및 제2 트랜지스터 중 비선택 비트선측을 오프로 하여 상기 구동 신호선에 제1 전위보다 낮은제2전위제공하도록한것을특징으로 하는반도체 기억 장치. [청구항 7] 제1항에 있어서,상기 비트선 전압 제어 회로는 드레인이 상기 비트선에 접속된 제1 트랜지스터와, 일단이 상기 제1 트랜지스터의 소스에 접속되고 타단이 구동 신호선에 접속된 캐패시터와, 상기 제1 트랜지스터와 캐패시터의 접속 노드와 제1 전위의 전원선 간에 개재된 제2 트랜지스터를 포함하고, 데이터 판독 전은, 상기 구동 신호선에 제1 전위보다 높은 제2 전위를 제공함과 함께, 제1 트랜지스터를 오프, 제2 트랜지스터를 온으로 하고, 데이터 판독 시에, 상기 제2 트랜지스터를 오프, 상기 제1 트랜지스터를 온으로 하여, 상기 구동 신호선에 제2 전위보다 낮은제3전위제공하도록한것을특징으로 하는반도체 기억 장치. [청구항 8] 제1항에 있어서,상기 비트선 전압 제어 회로는 구동 전압이 인가된 후에,상기비트선의전압인하시키는것을특징으로 하는반도체 기억 장치. [청구항 9] 제1항에 있어서,상기 메모리 셀 어레이는 강유전체 캐패시터와 트랜지스터를 직렬 접속하여단위 메모리셀구성되어있는것을특징으로 하는반도체 기억 장치. [청구항 10] 제1항에 있어서,상기 메모리 셀 어레이는 강유전체 캐패시터와 트랜지스터를 병렬 접속하여 구성된 단위 메모리 셀이 여러개 직렬 접속되고, 그 일단이 플레이트선에, 타단이 블록 선택 트랜지스터를 통해 비트선에 접속되어 셀블록구성되어있는것을특징으로 하는반도체 기억 장치. [청구항 11] 제3항에 있어서,상기 캐패시터는 상기 비트선의 용량 10%이상의용량갖는것을특징으로 하는반도체 기억 장치. [청구항 13] 제12항에 있어서,상기 플레이트선 구동 회로는, 상기 감지 증폭기 회로의 동작 시에는상기비트선의진폭전압과동일 진폭의전압을상기플레이트선제공하는것을특징으로 하는반도체 기억 장치. [청구항 14] 제12항에 있어서,상기 플레이트선 구동 회로는, 상기 플레이트선을 기준 전압으로 리세트하기 위한 리세트용 트랜지스터와, 상기 플레이트선에 선택적으로 상기 비트선의 진폭 전압과 동일 진폭의 전압을 제공하기 위한 제1 드라이브용 트랜지스터와, 상기 플레이트선에 선택적으로 상기 비트선의 진폭 전압보다 큰 진폭의 전압을 제공하기 위한제2드라이브용트랜지스터포함하는것을특징으로 하는반도체 기억 장치. [청구항 15] 제12항에 있어서,상기 플레이트선 구동 회로는, 상기 플레이트선에 일단이 접속된 캐패시터와, 상기 플레이트선을 기준 전압으로 리세트하기 위한 리세트용 트랜지스터와, 상기 캐패시터에 상기 비트선의 진폭 전압과 동일 진폭의 전압을 프리차지하기 위한 프리차지용 트랜지스터와, 상기 캐패시터의 타단을 선택적으로 구동하여 상기 플레이트선에 상기 비트선의 진폭 전압보다 큰 진폭의 전압을 제공하기 위한승압구동 회로포함하는것을특징으로 하는반도체 기억 장치. [청구항 16] 제12항에 있어서,상기 메모리 셀 어레이는 강유전체 캐패시터와 트랜지스터를 직렬 접속하여단위 메모리셀구성되어있는것을특징으로 하는반도체 기억 장치. [청구항 17] 제12항에 있어서,상기 메모리 셀 어레이는 강유전체 캐패시터와 트랜지스터를 병렬 접속하여 구성된 단위 메모리 셀이 여러개 직렬 접속되고, 그 일단이 플레이트선에, 타단이 블록 선택 트랜지스터를 통해 비트선에 접속되어 셀블록구성되어있는것을특징으로 하는반도체 기억 장치. [청구항 18] 제1항에 있어서,상기 비트선 전압 제어 회로는, 한쌍의 비트선에 각각 드레인이 접속된 제1 및 제2 트랜지스터와, 일단이 상기 제1 및 제2 트랜지스터의 소스에 접속되고, 타단이 구동 신호선에 접속된 캐패시터와, 일단이 상기 캐패시터의 일단에 접속되고, 타단이 제1 전위의 전원선에 접속된 제3 트랜지스터를 포함하고, 데이터 판독 전에 상기 제1 및 제2 트랜지스터를 off하고, 상기 제3 트랜지스터를 on하며, 상기 캐패시터의 일단에 제1 전위를 제공하고, 상기 구동 신호선 및 상기 캐패시터의 타단에 상기 제1 전위보다 높은 제2 전위를 제공하고, 데이터 판독 시에, 상기 제3 트랜지스터를 off하고, 셀 데이터가 판독되는 비트선에 접속되는 상기 제1 또는 제2 트랜지스터를 on하고, 상기 구동 신호선 및 상기 캐패시터의 타단에 상기 제2 전위보다 낮은제3전위제공하는것을특징으로 하는반도체 기억 장치.