클럭 제어 방법 및 회로 document_id 1020010043661

[청구항 1] 클럭 제어 회로에 있어서, 입력 클럭 또는 상기 입력 클럭으로부터 생성되는 클럭을 기준 클럭으로 하여, 상기 기준 클럭의 주기마다, 상기 기준 클럭에 대하여 미리 정해진 소정의 단위위상차만큼 가산 또는 감산하여 이루어지는 위상을 갖는 출력 클럭을 생성 출력하는 수단 을 포함하는 것을 특징으로 하는 클럭 제어 회로 [청구항 2] 클럭 제어 회로에 있어서, 입력 클럭 또는 상기 입력 클럭으로부터 생성되는 클럭을 기준 클럭으로 하여, 상기 기준 클럭의 주기마다, 상기 기준 클럭에 대한 위상을 소정의 단위위상차만큼 가산 또는 감산하기 위한 제어 신호를 출력하는 제어 수단; 및 상기 입력 클럭을 입력받아 상기 제어 신호에 기초하여, 상기 기준 클럭에 대하여 미리 정해진 소정의 단위위상차만큼 가산 또는 감산하여 이루어지는 위상을 갖는 출력 클럭을 생성 출력하는 위상 조정 수단 을 포함하고, 상기 기준 클럭의 주파수에 대하여 비정수 관계에 있는 주파수의 출력 클럭을 출력 가능하게 하는 것을 특징으로 하는 클럭 제어 회로 [청구항 3] 클럭 제어 회로에 있어서, 입력 클럭 또는 입력 클럭으로부터 생성된 클럭을 기준 클럭으로 하여, 상기 기준 클럭의 주기마다, 상기 기준 클럭에 대한 위상차를 소정 단위위상차만큼 가산 또는 감산하기 위한 제어 신호를 생성하는 제어 회로; 및 상기 입력 클럭을 입력받아 상기 제어 회로로부터의 상기 제어 신호에 기초하여 상기 제어 신호로 규정되는 위상차를 갖는 출력 클럭을 생성 출력하는 위상 조정 회로 를 포함하는 것을 특징으로 하는 클럭 제어 회로 [청구항 4] 클럭 제어 회로에 있어서, 입력 클럭을 분주하여 이루어지는 분주 클럭을 출력하는 분주 회로 상기 분주 회로로부터 출력되는 분주 클럭에 기초하여, 상기 분주 클럭에 대한 위상차를 단위위상차만큼 가산 또는 감산하기 위한 제어 신호를 생성하는 제어 회로; 및 상기 입력 클럭을 입력받아 상기 제어 회로로부터의 제어 신호로 규정되는 위상의 출력 클럭을 생성 출력하는 위상 조정 회로 를 포함한 것을 특징으로 하는 클럭 제어 회로 [청구항 6] 제4항에 있어서,상기 단위위상차는 외부로부터 입력되는 모드 신호에 의해가변적설정되는것을특징으로 하는클럭 제어 회로. [청구항 8] 클럭 제어 회로에 있어서, 입력 클럭에 기초하여, 상기 입력 클럭을 체배하여 이루어지는 서로 위상이 다른 제1 내지 제n 클럭(하기에서, "다상 체배 클럭&quot 이라 함)을 생성하는 다상 체배 클럭 생성 회로 상기 다상 체배 클럭 생성 회로로부터 출력되는 상기 제1 내지 제n 클럭 중 2개의 클럭 신호를 선택하는 스위치 상기 스위치로부터 선택 출력되는 2개의 클럭 신호를 입력받아 상기 2개의 클럭 신호의 타이밍차를 분할한 신호를 출력하는 적어도 하나의 인터폴레이터 - 상기 인터폴레이터는 그 타이밍차를 분할하는 내분비(internal division ratio)를 가변적으로 설정할 수 있음 -; 및 상기 스위치 전환 신호 및 상기 인터폴레이터의 타이밍차의 내분비를 가변적으로 설정하는 제어 신호를 출력하는 제어 회로 를 포함하는 것을 특징으로 하는 클럭 제어 회로 [청구항 9] 클럭 제어 회로에 있어서, 입력 클럭에 기초하여, 상기 입력 클럭을 체배하여 이루어지는 서로 위상이 다른 제1 내지 제n 클럭(하기에서, "다상 체배 클럭&quot 이라 함)을 생성하는 다상 체배 클럭 생성 회로 상기 다상 체배 클럭 생성 회로로부터 출력되는 상기 제1 내지 제n 클럭의 인접하는 2개의 클럭 신호를 2조 선택하는 스위치 상기 스위치로부터 출력되는 제1조의 2개의 클럭 신호를 입력받아 상기 2개의 클럭 신호의 타이밍차를 분할한 신호를 출력하는 제1 인터폴레이터 상기 스위치로부터 출력되는 제2조의 2개의 클럭 신호를 입력받아 상기 2개의 클럭 신호의 타이밍차를 분할한 신호를 출력하는 제2 인터폴레이터; 및 상기 제1 및 제2 인터폴레이터의 출력을 입력받아 상기 2개의 출력 타이밍차를 분할한 신호를 출력하는 제3 인터폴레이터를 포함하고, 상기 제1 내지 제3 인터폴레이터 중 적어도 하나는 상기 인터폴레이터의 타 이밍차를 분할하는 내분비를 가변적으로 설정할 수 있고, 상기 스위치 전환 신호 및 상기 인터폴레이터의 타이밍차의 내분비를 가변적으로 설정하는 제어 신호를 출력하는 제어 회로 를 포함하는 것을 특징으로 하는 클럭 제어 회로 [청구항 10] 클럭 제어 회로에 있어서, 입력 클럭을 입력받아 상기 입력 클럭을 분주한 서로 위상이 다른 2조의 클럭을 생성하는 분주 회로 상기 분주 회로로부터 출력되는 제1조의 2개의 클럭 신호를 입력받아 상기 2개의 클럭 신호의 타이밍차를 분할한 신호를 출력하는 제1 인터폴레이터 상기 분주 회로로부터 출력되는 제2조의 2개의 클럭 신호를 입력받아 상기 2개의 클럭 신호의 타이밍차를 분할한 신호를 출력하는 제2 인터폴레이터; 및 상기 제1 및 제2 인터폴레이터의 출력을 입력받아 상기 2개의 출력 타이밍차를 분할한 신호를 출력하는 제3 인터폴레이터를 포함하고, 상기 제1 내지 제3 인터폴레이터 중 적어도 하나는 상기 인터폴레이터의 타이밍차를 분할하는 내분비를 가변적으로 설정할 수 있고, 상기 스위치의 전환 신호 및 상기 인터폴레이터의 타이밍차의 내분비를 가변적으로 설정하는 제어 신호를 출력하는 제어 회로 를 포함하는 것을 특징으로 하는 클럭 제어 회로 [청구항 11] 클럭 제어 회로에 있어서, 입력 클럭에 기초하여, 상기 입력 클럭을 체배하여 이루어지는 서로 위상이 다른 복수의 클럭(하기에서, "다상 체배 클럭&quot 이라 함)을 생성하는 다상 체배 클럭 생성 회로 상기 다상 체배 클럭 생성 회로로부터 출력되는 상기 복수의 클럭 중, 위상이 서로 인접하는 2개의 클럭을 입력받아 상기 2개의 클럭의 타이밍차를 각각 서로 다른 소정의 내분비로 분할한 신호를 각각 출력하는 복수의 인터폴레이터; 및 상기 복수의 인터폴레이터의 출력을 입력받아 이들을 다중화하여 하나의 출력 신호를 출력하는 합성기 를 포함하는 것을 특징으로 하는 클럭 제어 회로 [청구항 12] 제11항에 있어서,상기 다상 체배 클럭 생성 회로는,n상(단, n은 소정의 양의 정수)의 클럭을 생성하고, 상기 인터폴레이터를 m개(단, m은 m ≤n이 되는 양의 정수) 구비하며, i번째의 상기 인터폴레이터에는 i번째와 i + 1번째의 클럭(단, i는 1∼m의 정수이고, n + 1번째의 클럭은 1번째의 클럭으로 함)이 입력되고, 상기 각 인터폴레이터에 있어서의 2개의 입력 신호의 타이밍차를 분할하는 내분비는, i번째의 상기 인터폴레이터 보다도 i + 1번째의 상기 인터폴레이터가 소정 단위 스텝 만큼 크거나 작은 값으로 설정되어 있고, m개의 상기 인터폴레이터로부터 m상 클럭이 출력되고, 상기 합성기로부터 m체배의 클럭이 출력되는구성포함하는것을특징으로 하는클럭 제어 회로. [청구항 13] 제5항에 있어서,상기 다상 클럭 생성 회로는, 상기 입력 클럭을 분주하여 다상 클럭을 생성하고, 상기 다상 클럭을 체배한 신호를 생성하는다상체배클럭생성 회로포함하는것을특징으로 하는클럭 제어 회로. [청구항 14] 제8항에 있어서,상기 다상 체배 클럭 생성 회로는, 입력 클럭을 분주하여 서로 위상이 다른 복수의 클럭(하기에서, "다상 클럭"이라 함)을 생성 출력하는 분주 회로;상기 입력 클럭의 주기를 검지하는 주기 검지 회로; 및상기 분주 회로로부터 출력되는 다상 클럭을 입력으로 하고, 상기 클럭을 체배한 다상 클럭을 생성하는 다상 클럭 체배 회로를 포함하고, 상기 다상 클럭 체배 회로는, 2개의 입력 타이밍차를 분할한 신호를 출력하는 복수의 타이밍차 분할 회로와, 2개의 상기 타이밍차 분할 회로의 출력을 각각 다중화하여 출력하는 복수의 다중화 회로를 포함하고, 상기 복수의 타이밍차 분할 회로는, 동일 위상의 클럭을 입력으로 하는 타이밍차 분할 회로와, 위상이 서로 인접하는 2개의 클럭을 입력으로 하는타이밍차분할 회로포함하는것을특징으로 하는클럭 제어 회로. [청구항 15] 제14항에 있어서,상기 다상 클럭 체배 회로는,n상의 클럭(제1 내지 제n 클럭)을 입력받아 2개의 입력 타이밍차를 분할한 신호를 출력하는 2n개의 타이밍차 분할 회로를 포함하고, 2i-1번째(단, 1 ≤i ≤n)의 타이밍차 분할 회로는 상기 2개의 입력으로서 i번째의 동일 클럭을 입력으로 하고, 2i번째(단, 1 ≤i ≤n)의 타이밍차 분할 회로는 i번째의 클럭과, (i + 1 mod n)번째(단, mod는 잉여 연산을 나타내고, i + 1 mod n은 i + 1을 m으로 나눈 나머지)의 클럭을 입력으로 하고, j번째(단, 1≤j≤2n)의 타이밍차 분할 회로의 출력과 (j + 2 mod n)번째(단, j+2 mod n은 j + 2를 n으로 나눈 나머지)의 타이밍차 분할 회로의 출력을 입력으로 하는 2n개의 펄스폭 보정 회로; 및 k번째(단, 1 ≤k ≤n)의 펄스폭 보정 회로의 출력과, (k + n)번째의 펄스폭 보정 회로의 출력을 입력으로 하는 n개의다중화회로포함하는것을특징으로 하는클럭 제어 회로. [청구항 16] 제14항에 있어서,상기 타이밍차 분할 회로는, 제1 및 제2 입력 신호를 입력으로 하는 부정 논리합 회로; 및 상기 부정 논리합 회로의 출력인 내부 노드의 전위를 입력으로 하는 인버터를 포함하고, 상기 내부 노드와 접지 간에 직렬 접속된 스위치 소자와 용량이 복수개 서로 병렬로 접속되어 있으며, 상기 스위치의 제어 단자에 접속되는 주기 제어 신호로 상기 내부 노드에 부가되는 용량을 결정하는구성포함하는것을특징으로 하는클럭 제어 회로. [청구항 17] 제14항에 있어서,상기 타이밍차 분할 회로는, 제1 및 제2 입력 신호를 입력으로 하여 상기 제1 및 제2 입력 신호의 소정의 논리 연산 결과를 출력하는 논리 회로; 제1 전원과 내부 노드 간에 접속되며, 상기 논리 회로의 출력 신호를 제어 단자에 입력으로 하는 제1 스위치 소자; 상기 내부 노드에 입력단이 접속되며, 상기 내부 노드 전위와 임계치와의 대소 관계가 반전된 경우에 출력 논리치를 변화시키는 버퍼 회로; 상기 내부 노드와 제2 전원 간에 직렬로 접속되는 제1 정전류원 및 상기 제1 입력 신호에 의해 온오프 제어되는 제2 스위치 소자; 및상기 내부 노드와 상기 제2 전원 간에 직렬로 접속되는 제2 정전류원 및 상기 제2 입력 신호에 의해 온오프 제어되는 제3 스위치 소자를 포함하고, 상기 내부 노드와 상기 제2 전원 간에는, 직렬 접속된 제4 스위치 소자와 용량이 복수개 서로 병렬 접속되고, 상기 제4 스위치 소자의 제어 단자에 공급되는 주기 제어 신호로 상기 내부 노드에 부가되는용량결정되는것을특징으로 하는클럭 제어 회로. [청구항 18] 제17항에 있어서,상기 제1 스위치 소자는 제1 도전형의 mos 트랜지스터를 포함하고, 상기 제2 내지 제4 스위치 소자는 제2 도전형의 mos트랜지스터포함하는것을특징으로 하는클럭 제어 회로. [청구항 19] 클럭 제어 회로에 있어서, 클럭 신호를 분주 회로에서 분주한 신호와, 상기 분주 신호를 소정 클럭 주기만큼 지연시킨 신호를 입력받아 상기 2개의 입력 신호의 타이밍차를 소정의 내분비로 분할한 신호를 출력하는 인터폴레이터를 포함하고, 상기 인터폴레이터는 타이밍차의 내분비를 가변적으로 설정할 수 있으며, 상기 클럭 신호에 기초하여, 상기 인터폴레이터에 있어서의 타이밍차의 내분비를 가변시키는 제어 회로 를 포함한 것을 특징으로 하는 클럭 제어 회로 [청구항 20] 클럭 제어 회로에 있어서, 2개의 입력 신호의 타이밍차를 각각 서로 다른 값의 소정의 내분비로 분할한 신호를 출력하는 복수(n개)의 인터폴레이터를 포함하고, 서로 위상이 다른 제1 내지 제n 클럭에 대하여, i번째와 i + 1번째(단, i는 1로부터 n의 정수이고, n + 1번째는 1번째로 함)의 2개의 클럭이 각각 i번째의 상기 인터폴레이터에 입력되는 것을 특징으로 하는 클럭 제어 회로 [청구항 21] 제8항에 있어서,상기 인터폴레이터는, 제1 및 제2 입력 신호를 입력으로 하여 상기 제1 및 제2 입력 신호의 소정의 논리 연산 결과를 출력하는 논리 회로; 제1 전원과 내부 노드 간에 접속되며, 상기 논리 회로의 출력 신호를 제어 단자에 입력으로 하고, 상기 제1 및 제2 입력 신호 모두 제1 값일 때, 온 상태로 되는 제1 스위치 소자; 및상기 내부 노드가 입력단에 접속되며, 상기 내부 노드의 용량 단자 전압과 임계치와의 대소 관계가 반전된 경우에 출력 논리치를 변화시키는 버퍼 회로 를 포함하고, 상기 내부 노드와 제2 전원 간에는, 상기 제1 입력 신호가 제2 값일 때 온 상태로 되는 제2 스위치 소자와, 상기 제어 회로로부터의 제어 신호에 기초하여 각각 온오프 제어되는 상기 제3 스위치 소자와, 제1 정전류원을 포함하는 직렬 회로를 복수개 병렬로 구비하고, 상기 내부 노드와 상기 제2 전원 간에는, 또한, 상기 제2 입력 신호가 제2 값일 때 공통으로 온 상태가 되는 제4 스위치 소자와, 상기 제어 회로로부터의 제어 신호에 기초하여 각각 온오프 제어되는 상기 제5 스위치 소자와, 정전류원을 포함하는직렬회로를복수개병렬구비하고있는것을특징으로 하는클럭 제어 회로. [청구항 22] 제8항에 있어서,상기 인터폴레이트는, 제1 및 제2 입력 신호를 입력으로 하여 상기 제1 및 제2 입력 신호의 소정의 논리 연산 결과를 출력하는 논리 회로; 제1 전원과 내부 노드 간에 접속되며, 상기 논리 회로의 출력 신호를 제어 단자에 입력으로 하고, 상기 제1 및 제2 입력 신호 모두 제1 값일 때, 온 상태로 되는 제1 스위치 소자; 및상기 내부 노드가 입력단에 접속되며, 상기 내부 노드의 용량 단자 전압과 임계치와의 대소 관계가 반전된 경우에 출력 논리치를 변화시키는 버퍼 회로 를 포함하고, 상기 내부 노드와 제2 전원 간에는, 상기 제1 입력 신호가 제2 치일 때 온 상태로 되는 제2 스위치 소자와, 상기 제어 회로로부터의 제어 신호에 기초하여 각각 온오프 제어되는 상기 제3 스위치 소자와, 제1 정전류원을 포함하는 직렬 회로를 복수개 병렬로 구비하고, 상기 내부 노드와 상기 제2 전원 간에는, 상기 제2 입력 신호가 제2 값일 때 공통으로 온 상태가 되는 제4 스위치 소자와, 상기 제어 회로로부터의 제어 신호에 기초하여 각각 온오프 제어되는 상기 제5 스위치 소자와, 정전류원을 포함하는 직렬 회로를 복수개 병렬로 구비하고, 상기 내부 노드와 상기 제2 전원 간에는, 또한, 직렬 접속된 제6 스위치 소자와 용량이 복수개 서로 병렬 접속되며, 상기 제6 스위치 소자의 제어 단자에 공급되는 주기 제어 신호로 상기 내부 노드에 부가되는 상기 용량의 값이선택적결정되는것을특징으로 하는클럭 제어 회로. [청구항 23] 제21항에 있어서,상기 제2 스위치 소자, 상기 제3 스위치 소자, 상기 제4 스위치 소자 및 상기 제5 스위치 소자는 모두 적어도 소정 갯수(n개)를 포함하고, 상기 제3 스위치 소자군에 공급되는 제어 신호에 의해, k개(단 k는 0∼n)의 상기 제3 스위치 소자를 온으로 하고, 상기 제5 스위치 소자군에 공급되는 제어 신호에 의해, n - k개의 상기 제5 스위치 소자를 온으로 하고, 상기 제1 입력 신호와 상기 제2 입력 신호의 타이밍차를 상기 타이밍차의 n분의 1을 단위로 하여 상기 k에 기초한 내분한 타이밍에 대응하는 신호를 출력하고, 상기 k의 값을 가변시킴으로써,상기타이밍차의내분비가변되는것을특징으로 하는클럭 제어 회로. [청구항 24] 제23항에 있어서,상기 제3 스위치 소자의 제어 단자에, 상기 제어 회로로부터 공급되는 제어 신호를 인버터에서 반전된 신호가 상기 제3 스위치 소자에 대응하는 상기 제5 스위치 소자의 제어 단자에제어신호공급되는것을특징으로 하는클럭 제어 회로. [청구항 25] 제21항에 있어서,상기 제1 스위치 소자는 제1 도전형의 mos 트랜지스터를 포함하고, 상기 제2 내지 제5 스위치 소자는 제2 도전형의 mos트랜지스터포함하는것을특징으로 하는클럭 제어 회로. [청구항 26] 제22항에 있어서,상기 제1 스위치 소자는 제1 도전형의 mos 트랜지스터를 포함하고, 상기 제2 내지 제6 스위치 소자는 제2 도전형의 mos트랜지스터포함하는것을특징으로 하는클럭 제어 회로. [청구항 27] 제22항에 있어서,상기 주기 제어 신호는 청구항 14에 기재된상기주기검지회로공급되는것을특징으로 하는클럭 제어 회로. [청구항 37] 제36항에 있어서,상기 입력 클럭을 수신하여 상기 입력 클럭으로부터 제1 및 제2 신호를 발생시키는 회로 - 상기 제1 및 제2 신호의 에지간에 소정의 타이밍차가 제공됨 - 를 포함하고,상기 위상 조정 회로는 상기 제1 및 제2 신호를 수신하여 상기 제1 및 제2 신호간에 상기 타이밍차의 내분비의 시간에 대응하는 전파 지연을 갖는 출력 신호를 발생시키는 인터폴레이터를 포함하고, 상기 내분비는 상기 제어 신호에 의해 상기 제1 또는 제2 신호 중 하나의 신호의 각 주기변경되는클럭 제어 회로.