축소가능한 2개의 트랜지스터 기억 소자 document_id 1020010052394

[청구항 2] 제 1 항에 있어서,상기f는 데이타 라인, 비트라인 또는 워드라인의 폭을 나타내거나 서로 이웃하는 상기 2개의 데이타 라인들, 서로 이웃하는 상기 2개의 비트라인들 또는 서로 이웃하는 상기 2개의 워드라인들 사이의 간격을 나타내는 것을 특징으로 하는 sttm 셀 어레이갖는반도체소자. [청구항 3] 제 1 항에 있어서,상기 하부 트랜지스터는 부유게이트를 갖는 모스 트랜지스터이고 상기 상부 트랜지스터는 그것의 소오스 및 드레인 사이에 다수의 터널접합(multiple tunnel junction; mtj) 장벽층과 아울러 상기 다수의 터널접합층의 양 측벽 상에 게이트를 갖는 수직형 모스 트랜지스터이되, 상기 하부 트랜지스터의 상기 부유게이트는 상기 상부 트랜지스터의 드레인 역할을 하고 상기 상부 트랜지스터의 소오스는 상기 각 셀의 상부 노드로 작용하는 것을 특징으로 하는 sttm 셀 어레이갖는반도체소자. [청구항 4] 제 1 항에 있어서,상기 반도체기판은 실리콘기판, 실리콘-게르마늄 기판, 실리콘층 상의 실리콘-게르마늄 기판, 실리콘층 상의 실리콘-게르마늄-카바이드 기판 및 에스오아이(soi; silicon on insulator) 기판들로 이루어진 일 군중 선택된 어느 하나인 것을 특징으로 하는 sttm 셀 어레이갖는반도체소자. [청구항 5] 제 3 항에 있어서,상기mtj 장벽층은 반도체층 및 상기 반도체층보다 높은 에너지 밴드갭을 갖는 절연막의 반복적인 교번층들인 것을 특징으로 하는 sttm 셀 어레이갖는반도체소자. [청구항 6] 제 5 항에 있어서,상기mtj 장벽층을 구성하는 교번층들의 전체 층 수는 2 내지 20인 것을 특징으로 하는 sttm 셀 어레이갖는반도체소자. [청구항 7] 제 5 항에 있어서,상기mtj 장벽층을 구성하는 상기 반도체층은 3.5ev보다 낮은 밴드갭을 갖는 것을 특징으로 하는 sttm 셀 어레이갖는반도체소자. [청구항 8] 제 7 항에 있어서,상기mtj 장벽층을 구성하는 상기 반도체층은 실리콘층, 게르마늄층, 실리콘-게르마늄층, 및 실리콘-게르마늄-카바이드층들로 이루어진 일 군중 선택된 어느 하나인 것을 특징으로 하는 sttm 셀 어레이갖는반도체소자. [청구항 9] 제 5 항에 있어서,상기mtj 장벽층을 구성하는 상기 절연막은 10ev보다 낮은 에너지 밴드갭을 갖는 것을 특징으로 하는 sttm 셀 어레이갖는반도체소자. [청구항 10] 제 9 항에 있어서,상기mtj 장벽층을 구성하는 상기 절연막은 실리콘산화막, 실리콘 질화막, 실리콘 옥시나이트라이드막, 금속 산화막, 금속 질화막 및 금속 실리케이트막들로 이루어진 일 군중 선택된 어느 하나인 것을 특징으로 하는 sttm 셀 어레이갖는반도체소자. [청구항 11] 제 1 항에 있어서,상기 비트라인들은 상기 반도체기판 내에 형성되고 상기 y축과 평행하게 배치된 고농도로 도우핑된 영역들이고, 상기 하부 트랜지스터들의 소오스/드레인 영역들의 역할을 하는 것을 특징으로 하는 sttm 셀 어레이갖는반도체소자. [청구항 12] 제 11 항에 있어서,상기 비트라인들은 상기 칼럼 방향을 따라 상기 반도체기판 내에 배치된 상기 고농도 영역들 상에 형성된 고농도로 도우핑된 실리콘막, 금속막, 금속 실리사이드막, 폴리사이드막 또는 이들의 조합막을 포함하는 것을 특징으로 하는 sttm 셀 어레이갖는반도체소자. [청구항 13] 제 1 항에 있어서,상기 워드라인들 사이의 영역들중 상기 비트라인들 상부의 영역은 절연막으로 채워지는 것을 특징으로 하는 sttm 셀 어레이갖는반도체소자. [청구항 14] 제 1 항에 있어서,상기 데이타 라인들 및 상기 워드라인들은 고농도로 도우핑된 실리콘층, 폴리사이드층, 금속 실리사이드층, 금속층 및 이들의 조합막들로 이루어진 일 군중 선택된 어느 하나인 것을 특징으로 하는 sttm 셀 어레이갖는반도체소자. [청구항 15] 제 3 항에 있어서,상기 상부 트랜지스터의 소오소 및 상기 하부 트랜지스터의 부유게이트는 도우핑된 반도체층이고, 상기 도우핑된 반도체층은 실리콘층, 게르마늄층, 실리콘-게르마늄층 및 실리콘-게르마늄-카바이드층들로 이루어진 일 군중 선택된 어느 하나인 것을 특징으로 하는 sttm 셀 어레이갖는반도체소자. [청구항 18] 제 1 항에 있어서,상기 비트라인들 및 상기 데이타 라인들은 코어 영역으로 연장되어 어드레싱 회로와 접속되는 것을 특징으로 하는 sttm 셀 어레이갖는반도체소자. [청구항 21] 제 20 항에 있어서,상기 워드라인들에 인가되는 신호는 쓰기전압, 읽기전압, 또는 대기전압인 것을 특징으로 하는 복수개의 sttm 셀드레싱하는반도체 기억소자. [청구항 22] 제 21 항에 있어서,상기 워드라인에 상기 읽기전압이 인가되는 경우에, 서로 이웃한 2개의 상기 비트라인들 사이에 전압차가 발생하는 것을 특징으로 하는 복수개의 sttm 셀드레싱하는반도체 기억소자. [청구항 23] 제 22 항에 있어서,기억셀 칼럼을 구성하는 sttm 셀들 내에 정보가 저장된 후에 상기 워드라인에 인가되는 신호는 대기전압인 것을 특징으로 하는 복수개의 sttm 셀드레싱하는반도체 기억소자.