개선된 측벽 스페이서 구조체를 갖는 비휘발성 반도체 장치 document_id 1020010070382

[청구항 2] 제 1 항에 있어서,상기 제 2 산화막은 전면 식각된측벽스페이서인것을특징으로 하는비휘발성 메모리 장치의 적층 게이트 구조체. [청구항 3] 제 1 항에 있어서,상기 제 2 산화막은 상기 적층 게이트 상에 형성되는콘포말측벽스페이서인것을특징으로 하는비휘발성 메모리 장치의 적층 게이트 구조체. [청구항 4] 제 1 항에 있어서,상기 적층 게이트는 비휘발성 메모리 셀을 형성하기 위해, 제 1 절연막, 부유 게이트, 제 2 절연막 및 제어 게이트포함하는비휘발성 메모리 장치의 적층 게이트 구조체. [청구항 5] 제 1 항에 있어서,상기 적층 게이트는 실리콘-산화막-질화막-산화막-반도체(sonos, silicon-oxide-nitride-oxide-semiconductor) 구조체포함하는비휘발성 메모리 장치의 적층 게이트 구조체. [청구항 7] 제 6 항에 있어서,상기 제 1 산화막은 5 내지 30 ㎚의두께갖는것을특징으로 하는비휘발성 메모리 셀. [청구항 8] 제 6 항에 있어서,상기 제 1 질화막은 5 내지 30 ㎚의두께갖는것을특징으로 하는비휘발성 메모리 셀. [청구항 9] 제 6 항에 있어서,상기 제 2 산화막은 적어도 30 ㎚의두께갖는것을특징으로 하는비휘발성 메모리 셀. [청구항 10] 제 6 항에 있어서,상기 제 2 질화막은 적어도 10 ㎚의두께갖는것을특징으로 하는비휘발성 메모리 셀. [청구항 11] 제 6 항에 있어서,상기 제 2 산화막은 전면식각된측벽스페이서인것을특징으로 하는비휘발성 메모리 셀. [청구항 12] 제 6 항에 있어서,상기 제 1 산화막은 상기 소오스 및 드레인 영역 상에 형성되고, 상기 제 1 및 제 2 질화막들은 상기 소오스 및 드레인 영역 상의 제 1 산화막 상에차례형성되는것을특징으로 하는비휘발성 메모리 셀. [청구항 13] 제 12 항에 있어서,상기제 1 및 제 2 질화막이 상기 소자분리 영역을 차례로 덮는 경우에, 상기 드레인 영역에 전기적으로 접속되는 보더리스 콘택을 갖는 동시에 상기 적층 게이트를 덮는 층간절연막더 포함하는비휘발성 메모리 셀. [청구항 14] 제 6 항에 있어서,상기 제 2 산화막은 상기 적층 게이트의 상부면을 콘포말하게덮는것을특징으로 하는비휘발성 메모리 셀. [청구항 15] 제 6 항에 있어서,상기 제 1 산화막은 상기 소오스 및 드레인 영역 상에 형성되고, 상기 제 1 질화막, 제 2 산화막 및 제 2 질화막은 상기 소오스 및 드레인 영역 상의 상기 제 1 산화막 위에차례형성되는것을특징으로하는비휘발성 메모리 셀. [청구항 16] 제 15 항에 있어서,상기 적층 게이트 상에 형성된 층간절연막 및 상기 층간절연막 내에서 형성되어 상기 드레인 영역에 전기적으로 접속되는 도전막더 포함하는비휘발성 메모리 셀. [청구항 17] 제 15 항에 있어서,상기 제 1 산화막, 제 1 질화막, 제 2 산화막 및 제 2 질화막이 상기 소자분리 영역 상에 차례로 형성된 경우에, 상기 적층 게이트를 덮는 동시에 상기 드레인 영역에 전기적으로 연결된 보더리스 콘택을 갖는 층간절연막더 포함하는비휘발성 메모리 셀. [청구항 19] 제 18 항에 있어서,상기 제 1 적층 게이트는 비휘발성 메모리 셀을 형성하기 위하여, 게이트 절연막, 상기 게이트 절연막 상의 부유 게이트, 상기 부유 게이트 상의 게이트 층간절연막 및 상기 게이트 층간절연막 상의 제어 게이트를 포함하고,상기 제 2 적층 게이트는 주변회로 트랜지스터를 형성하기 위하여, 게이트 절연막 및 상기 게이트 절연막 상의 게이트 전극포함하는비휘발성 메모리 장치. [청구항 22] 제 21 항에 있어서,상기 제 1 소오스/드레인 영역은 상기 단일 고농도 불순물 영역에 의해 둘러싸인저농도불순물영역포함하는것을특징으로 하는비휘발성 메모리 장치.