화상의 확대·축소회로 document_id 1020017012463

[청구항 2] 제 1 항에 있어서,상기제 1 d형 플립플롭회로(36)와 제 2 d형 플립플롭회로(44)는 도트 신호에 동기된클록신호가감산하는것을특징으로 하는화상의 확대·축소회로. [청구항 3] 제 1 항에 있어서,상기 제 1 셀렉터(30)의 입력 측에 확대·축소 스텝치 입력 단자(12)에서 확대·축소 스텝치의 가산치로서 직접 입력함과 동시에 상기 확대·축소 스텝치 입력 단자(12)에서 확대·축소 스텝치에 - 1을 곱하는 승산회로(32)를 매개로 하여 입력하고, 상기 제 2 셀렉터(40)의 입력 측에 제 1 d형 플립플롭회로(36)에서 확대·축소치의 가산치로서 직접 입력함과 동시에, 제 2 d형 플립플롭회로(36)에서 확대·축소치에 - 1을 곱하는 승산회로(38)를 매개로 하여 감산치로서 입력하여구성되는것을특징으로 하는화상의 확대·축소회로. [청구항 4] 제 1 항에 있어서,상기제 2 d형 플립플롭회로(44)와 확대·축소 처리부(46)와의 사이에, 이미 설정된 배율의 상한치 또는 하한치에 의해 배율을 제한하는 배율상한·하한 설정부(48)를매개있는것을특징으로 하는화상의 확대·축소회로. [청구항 6] 제 5 항에 있어서,수평 방향에 있어서의 제 1 d형 플립플롭회로(36h)와, 제 2 d형 플립플롭회로(44h)는 수평 방향의 도트 신호에 동기된 클록신호마다 가감산하도록 하고, 수직방향에 있어서의 제 1 d형 플립플롭회로(36v)와 제 2 d형 플립플롭회로(44v)는 수직방향의 라인 신호에 동기된클록신호가감산하도록하는것을특징으로 하는화상의 확대·축소회로. [청구항 7] 제 5 항에 있어서,수평 방향용 제 1 셀렉터(30h)의 입력 측에 수평용 확대·축소 스텝치 입력 단자(12h)로부터 수평방향의 확대·축소 스텝치의 가산치로서 직접 입력함과 동시에, 상기 수평용 확대·축소 스텝치 입력 단자(12h)로부터의 수평 방향의 확대·축소 스텝치에 -1을 곱하는 수평 방향용 승산회로(32h)를 매개로 감산치로서 입력하고, 수평 방향용 셀렉터(40h)의 입력 측에 수평방향용 제 1 d형 플립플롭회로(36h)로부터 수평 방향의 확대·축소치의 가산치로서 직접 입력함과 동시에 수평 방향용 제 1 d형 플립플롭회로(36h)에서 수평 방향의 확대·축소치 -1을 곱하는 수평 방향용 승산 회로(38h)를 매개로 하여 감산치로서 입력하여 이루어지고, 직접 방향용 제 1 셀렉터(30v)의 입력 측에 직접용 확대·축소 스텝치 입력 단자(12v)에서 직접 방향의 확대·축소 스텝치의 가산치로서 직접 입력함과 동시에, 상기 직접용 확대·축소 스텝치 입력 단자(12v)에서 수직 방향의 확대·축소 스텝치에 -1을 곱하는 수직 방향용 승산 회로(32v)를 매개로 하여 감산치로서 입력을 하고, 수직방향용 제 2 셀렉터(40v)의 입력 측에 수직 방향용 제 1 d형 플립플롭회로(36v)로부터 수직 방향의 확대·축소치의 가산치로서 직접 입력함과 동시에, 직접 방향용 제 1 d형 플립플롭회로(36v)에서 수직 방향의 확대·축소치에 -1을 곱하는 수직 방향용 승산 회로(38v)를 매개로 하여감산치입력하여이루어지는것을특징으로 하는화상의 확대·축소회로. [청구항 8] 제 5 항에 있어서,수평 방향용제 2 d형 플립플롭회로(44h)와 수평 방향용 확대·축소 처리부(46h)와의 사이에 설정된, 수평 방향의 배율의 상한치에 의해 배율을 제한하고, 설정된 수평방향의 배율의 하한치에 의해 배율을 제한하는 수평방향용 배율상한·하한 설정부(48h)를 매개로 하고, 수직 방향용 제 2 d형 플립플롭회로(44v)와 수직 방향용 확대·축소 처리부(46v)와의 사이에 설정된, 수직방향의 배율의 상한치에 의해 배율을 제한하고, 설정된 수직방향의 배율의 하한치에 의해 배율을 제한하는 수직방향용 배율상한·하한 설정부(48v)를매개있는것을특징으로 하는화상의 확대·축소회로. [청구항 10] 제 9 항에 있어서,상기 축소 회로부(50)에 있어서는 제 1 d형 플립플롭회로(36r)와 제 2 d형 플립플롭회로(44r)가, 확대 회로부(51)에 있어서는 제 1 d형 플립플롭회로(36e)와 제 2 d형 플립플롭회로(44e)가 각각 돗트 신호에 동기된 클록신호마다 가감산 하도록 한 것특징으로 하는화상의 확대·축소회로. [청구항 11] 제 9 항에 있어서,상기 축소 회로부(50)에 있어서는 제 1 셀렉터(30r)의 입력 측에 축소 스텝치 입력단자(52)에서 확대·축소 스텝치의 가산치로서 직접 입력함과 동시에, 축소 스텝치 입력단지(52)에서 확대·축소 스텝치의 -1을 곱하는 승산회로(32r)을 매개로 하여 감산치로서 입력하고, 제 2 셀렉터(40r)의 입력 측에 제 1 d형 플립플롭회로(36r)에서 확대· 축소치의 가산치로서 직접 입력함과 동시에, 제 1 d형 플립플롭회로(36r)에서 확대·축소치에 -1을 곱하는 승산회로(38r)을 매개로 하여 감산치로서 입력하고, 상기 확대 회로부(51)에 있어서는 제 1 셀렉터(30e)의 입력 측에 확대 스텝치 입력단자(53)에서 확대·축소 스텝치의 가산치로서 직접 입력함과 동시에, 확대 스텝치 입력단자(53)에서 확대·축소 스텝치의 -1을 곱하는 승산회로(32e)를 매개로 하여 감산치로서 입력하고, 제 2 셀렉터(40e)의 입력 측에 제 1 d형 플립플롭회로(36e)에서 확대·축소치의 가산치로서 직접 입력함과 동시에, 제 1 d형 플립플롭회로(36e)에서 확대·축소치에 -1을 곱하는 승산회로(38e)를 매개로 하여감산치입력하여이루어지는것을특징으로 하는화상의 확대·축소회로. [청구항 12] 제 9 항에 있어서,상기 축소 회로부(50)에 있어서는 제 2 d형 플립플롭회로(44r)와 제 3 셀렉터(28)와의 사이에 설정된 배율이 하한치에 의해 배율을 제한하는 배율 하한 설정부(48r)를 매개로 하여 이루어지고, 상기 확대 회로부(51)에 있어서는 제 2 d형 플립플롭회로(44e)와 제 3 셀렉터(28)와의 사이에 설정된 배율이 상한치에 의해 배율을 제한하는 배율상한 설정부(48e)를매개이루어지는것을특징으로 하는화상의 확대·축소회로. [청구항 13] 제 9 항에 있어서,상기 제 3 셀렉터(28)와 확대·축소 처리부(46)와의 사이에 설정된 배율의 상한치에 의해 배율을 제한하고, 설정된 배율의 하한치에 의해 배율을 제한하는 배율상한·하한 설정부(48)를매개이루어지는것을특징으로 하는화상의 확대·축소회로. [청구항 15] 제 14 항에 있어서,상기 수평 확대·축소 처리부(61)에 있어서는 제 1 d형 플립플롭회로(36r), 제 2 d형 플립플롭회로(44r), 제 1 d형 플립플롭회로(36e), 제 2 d형 플립플롭회로(44e)가 수평방향의 도트 신호에 동기된 클록신호마다 가감산 하도록 하고, 상기 수직 확대·축소 처리부(62)에 있어서는 제 1 d형 플립플롭회로(36r), 제 2 d형 플립플롭회로(44r), 제 1 d형 플립플롭회로(36e), 제 2 d형 플립플롭회로(44e)가 수직 방향의 라인 신호에 동기된클록신호가감산하도록한것을특징으로 하는화상의 확대·축소회로. [청구항 16] 제 14 항에 있어서,상기 제 1 셀렉터(30r)의 입력 측에 축소 스텝치(52)로부터 확대·축소 스텝치의 가산치로서 직접 입력함과 동시에, 축소 스텝치 입력단자(52)에서 확대·축소 스텝치에 -1을 곱하는 승산회로(32r)을 매개로 하여 감산치로서 입력하고, 상기 제 2 셀렉터 (40r)의 입력 측에 제 1 d형 플립플롭회로(36r)에서 확대·축소치의 가산치로서 직접 입력함과 동시에, 제 1 d형 플립플롭회로(36r)에서 확대·축소치의 -1을 곱하는 승산회로(38r)를 매개로 하여 감산치로서 입력하고, 상기 제 1 셀렉터 (30e)의 입력 측에 확대 스텝치 입력 단자(53)에서 확대·축소 스텝치의 가산치로서 직접 입력함과 동시에, 확대 스텝치 입력단자(53)에서 확대·축소 스텝치의 -1을 곱하는 승산회로(30e)를 매개로 하여 감산치로서 입력하고, 상기 제 2 셀렉터 (40e)의 입력 측에 제 1 d형 플립플롭회로(36e)에서 확대·축소치의 가산치로서 직접 입력함과 동시에, 제 1 d형 플립플롭회로(36e)에서 확대· 축소치의 -1을 곱하는 승산회로(38e)를 매개로 하여감산치입력하여이루어지는것을특징으로 하는화상의 확대·축소회로. [청구항 17] 제 14 항에 있어서,상기 제 3 셀렉터(28)와 확대·축소 처리부(46)와의 사이에 설정된 배율의 상한치에 의해 배율을 제한하고, 설정된 배율의 하한치에 의해 배율을 제한하는 배율상한·하한 설정부(48)를매개있는것을특징으로 하는화상의 확대·축소회로. [청구항 18] 제 14 항에 있어서,상기제 2 d형 플립플롭회로(44r)와 제 3 셀렉터(28)와의 사이에 설정된 배율의 하한치에 의해 배율을 제한하는 배율 하한 설정부(48r)를 매개로 하여 이루어지고, 제 2 d형 플립플롭회로(44e)와 제 3 셀렉터(28)와의 사이에 설정된 배율의 상한치에 의해 배율을 제한하는 배율 상한 설정부(48e)를 매개하여있는것을특징으로 하는화상의 확대·축소회로. [청구항 19] 제 14 항에 있어서,상기 제 3 셀렉터(28)와 확대·축소 처리부(46)와의 사이에 설정된 배율의 상한치를 제한하는 상한치 비교기(48a)와, 설정된 배율의 하한치를 제한하는 하한치 비교기(48b)로 이루어지고 있는 배율상한·하한 설정부(48)를 매개하여 이루어지고 있는 것을 특징있는화상의 확대·축소회로. [청구항 21] 제 20 항에 있어서,상기 제 1 변곡점 설정 신호 입력 단자(26)는 다른 변곡점을 설정하는 신호를 입력하는1개또는복수개구성되는것을특징으로 하는화상의 확대·축소회로. [청구항 23] 제 20 항에 있어서,플립플롭회로(44h)와 확대·축소 처리부(46)와의 사이에, 설정된 배율의 상한치에 의해 배율이 제한되고, 설정된 배율의 하한치에 의해 배율을 제한하는 배율상한·하한 설정부(48)를매개있는것을특징으로 하는화상의 확대·축소회로.