문맥 (context)
[청구항 2]
청구항 1에 있어서,상기fin액티브영역의좌우폭인것을특징으로 하는이중-게이트 플래쉬 메모리소자.
[청구항 3]
청구항 1 또는 청구항 2에 있어서,상기fin액티브 영역의 높이가벌크실리콘기판 표면인것을특징으로 하는이중-게이트 플래쉬 메모리소자.
[청구항 4]
청구항 3에 있어서,상기fin액티브 영역의 높이가제2산화막표면인것을특징으로 하는이중-게이트 플래쉬 메모리소자.
[청구항 5]
청구항 1에 있어서,상기 터널링 산화막의 두께는 0.5 nm ∼ 10 nm이고,제1산화막의두께인것을특징으로 하는이중-게이트 플래쉬 메모리소자.
[청구항 6]
청구항 1에 있어서,상기 제2산화막의 두께를 20 nm ∼ 800 nm로 하여컨트롤 전극과벌크실리콘기판사이의기생용량성분줄인것을특징으로 하는이중-게이트 플래쉬 메모리소자.
[청구항 7]
청구항 1에 있어서,상기 금속층과 접촉하는 콘택영역을 fin액티브 영역의 폭이나 컨트롤 전극 길이보다 크게 하고 컨트롤 전극과 fin액티브 영역의 상부 및 측벽에 금속층과의 콘택이 형성되도록 하여콘택저항줄인것을특징으로 하는이중-게이트 플래쉬 메모리소자.
[청구항 8]
청구항 1에 있어서,상기 저장 전극의 두께는 1 nm ∼ 300 nm인것을특징으로 하는이중-게이트 플래쉬 메모리소자.
[청구항 9]
청구항 1에 있어서,상기 저장 전극으로 나노 크리스탈(nano crystal)이나퀀텀닷형성됨을특징으로 하는이중-게이트 플래쉬 메모리소자.
[청구항 10]
청구항 9에 있어서,상기 나노 크리스탈의 크기는 3 nm ∼ 10 nm인것을특징으로 하는이중-게이트 플래쉬 메모리소자.
[청구항 11]
청구항 1에 있어서,상기 저장 전극이 전기적으로 격리된스페이서형태인것을특징으로 하는이중-게이트 플래쉬 메모리소자.
[청구항 12]
청구항 1, 청구항 9, 청구항 11중 어느 한 항에 있어서,상기 저장 전극의 물질이 폴리실리콘, 폴리 sige, 금속, 트랩을 포함하는 질화막(si3n4)중하나인것을특징으로 하는이중-게이트 플래쉬 메모리소자.
[청구항 13]
청구항 12에 있어서,상기 저장 전극이 절연물질인 sonos를 위한 질화막(si3n4)으로 형성된 경우, 저장 전극이 컨트롤 전극 아래에만 존재하거나표면전체존재함을특징으로 하는이중-게이트 플래쉬 메모리소자.
[청구항 14]
청구항 1에 있어서,상기 전극 사이 산화막의 두께는 1 nm ∼ 30 nm인것을특징으로 하는이중-게이트 플래쉬 메모리소자.
[청구항 15]
청구항 1에 있어서,상기 소스/드레인은 게이트와 겹치는 fin액티브 영역을 제외한 fin액티브 영역 양쪽에, 컨트롤 전극과 자기정렬 형태로 기생저항을 줄이기 위해 형성된선택적 에피층성장한것특징으로 하는이중-게이트 플래쉬 메모리 소자.
[청구항 16]
청구항 15에 있어서,상기 선택적 에피층 물질은 단결정 실리콘, 단결정 sige, 단결정 ge, 폴리실리콘, 폴리 sige중하나인것을특징으로 하는이중-게이트 플래쉬 메모리소자.
[청구항 17]
청구항 1 또는 청구항 15에 있어서,상기fin액티브 영역에 형성되는 소스/드레인을 위한 도우핑의 접합 깊이가, 제2산화막 위쪽 표면을 기준(0 nm)으로 할 때,위쪽인것을특징으로 하는이중-게이트 플래쉬 메모리소자.
[청구항 18]
청구항 1 또는 청구항 15에 있어서,상기fin액티브 영역에 형성되는 소스/드레인을 위한 도우핑의 접합 깊이가 제2산화막 위쪽 표면을 기준(0 nm)으로 할 때,아래쪽인것을특징으로 하는이중-게이트 플래쉬 메모리소자.
[청구항 19]
청구항 1에 있어서,상기fin액티브 영역의 폭이 일정하지 않고 벌크 실리콘기판에 가까워지면서 제2산화막 내에서 넓어져 상기 fin액티브 영역의 저항이 줄어듬특징으로 하는이중-게이트 플래쉬 메모리소자.
[청구항 20]
청구항 1에 있어서,상기fin액티브 영역이 상부 폭은 좁고, 하부 폭이 넓은사다리꼴모양인것을특징으로 하는이중-게이트 플래쉬 메모리소자.
[청구항 21]
청구항 1에 있어서,상기fin액티브 영역의 두 상부 모서리가 산화공정, 식각공정 또는 수소 분위기에서의 어닐링에 의해형성됨을특징으로 하는이중-게이트 플래쉬 메모리소자.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
이중-게이트 플래쉬 메모리소자에서 제2산화막의 두께를 20 nm ∼ 800 nm로 설정함으로써 얻을 수 있는 효과는 무엇인가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation제2산화막의 두께를 20 nm ∼ 800 nm로 설정했을 때 발생하는 기술적 효과를 찾는 것이다.
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2정보 추출
information_extraction청구항 6에서 제2산화막의 두께 범위와 그에 따른 효과를 명시하고 있다.
- 상기 제2산화막의 두께를 20 nm ∼ 800 nm로 하여컨트롤 전극과벌크실리콘기판사이의기생용량성분줄인것을특징으로 하는
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3근거 선택
evidence_selection두께 범위와 직접적으로 연결된 효과인 '컨트롤 전극과 벌크 실리콘 기판 사이의 기생 용량성분 줄임'을 선택한다.
- 컨트롤 전극과벌크실리콘기판사이의기생용량성분줄인것
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4논리 통합
logical_integration제2산화막의 두께를 특정 범위로 조절하는 것이 기생 용량성분을 감소시키는 기능적 역할을 수행함을 확인한다.
- 상기 제2산화막의 두께를 20 nm ∼ 800 nm로 하여컨트롤 전극과벌크실리콘기판사이의기생용량성분줄인것
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5결론 도출
conclusion_formulation질문에 대한 답변으로 제2산화막의 두께 설정 효과는 기생 용량성분을 줄이는 것임을 도출한다.
- 컨트롤 전극과벌크실리콘기판사이의기생용량성분줄인것
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6답변 생성
answer_generation추출된 문구를 바탕으로 최종 답변을 작성한다.
- 컨트롤 전극과벌크실리콘기판사이의기생용량성분줄인것
최종 답변 (final_answer)
컨트롤 전극과 벌크 실리콘 기판 사이의 기생 용량성분을 줄일 수 있다.
핵심 해석 (core_interpretation)
이 발명은 제2산화막의 두께를 최적화함으로써 컨트롤 전극과 기판 사이에서 발생하는 불필요한 기생 용량을 억제하는 기술적 특징을 포함한다.