터보 복호화 장치 및 방법 document_id 1020020046410

[청구항 1] 통신시스템의 터보 복호화 장치에 있어서 데이터 입력을 위한 입력 단자와 데이터 출력을 위한 출력 단자를 구비하고, 입력 데이터 비트들을 상기 입력 단자를 통해 순차적으로 입력 및 시프트시켜 제1 길이의 비트 열들을 형성한 후 상기 제1 길이의 비트 열들을 상기 출력 단자를 통해 순차적으로 출력하는 단방향 시프트 레지스터와, 데이터 입/출력을 위한 제1 단자 및 제2 단자를 구비하고, 상기 입력 데이터 비트들은 상기 제1 길이의 1/2인 제2 길이의 비트들로 이루어지는 그룹들로 분할되고, 상기 분할된 그룹들중 홀수번째 그룹들의 비트들을 상기 제1 단자를 통해 순차적으로 입력 및 시프트시켜 상기 제2 길이의 비트 열들을 형성한 후 상기 제1 단자를 통해 순차적으로 출력하고, 상기 분할된 그룹들중 짝수번째 그룹들의 비트들을 상기 제2 단자를 통해 순차적으로 입력 및 시프트시켜 상기 제2 길이의 비트 열들을 형성한 후 상기 제2 단자를 통해 순차적으로 출력하는 적어도 하나 이상의 양방향 시프트 레지스터들을 포함하는 메모리 버퍼와 상기 각 시프트 레지스터들로부터의 출력 비트들을 입력하고 해당하는 델타 메트릭들을 각각 계산하는 제1 메트릭 계산부와, 상기 단방향 시프트 레지스터에 대응하는 상기 제1 메트릭 계산부로부터의 델타 메트릭을 입력하여 알파 메트릭을 계산하는 제2 메트릭 계산부와, 상기 양방향 시프트 레지스터들 각각에 대응하는 상기 제1 메트릭 계산부로 부터의 델타 메트릭들을 입력하여 베타 메트릭들을 각각 계산하는 제3 메트릭 계산부와, 상기 알파 메트릭을 입력하고, 또한 상기 베타 메트릭들의 다중화 결과를 입력하여, 상기 각 시프트 레지스터들에 대응하는 로그우도비율(llr) 값들을 계산하는 제4 메트릭 계산부와, 상기 각 llr 값으로부터 상기 단방향 시프트 레지스터의 출력을 각각 감산하고, 감산 결과들을 인터리빙/디인터리빙을 위해 출력하는 감산부로 구성되는 시소(siso) 복호기를 포함함을 특징으로 하는 상기 복호화 장치 [청구항 2] 제1항에 있어서,상기 메모리 버퍼는, 상기 입력 데이터 비트들이 상기 분할된 그룹들중 홀수번째 그룹들의 비트들인지 짝수번째 그룹들의 비트들인지 여부를 판단하고, 그 판단 결과에 따라 상기 입력 데이터 비트들을 상기 제1 단자 또는 상기 제2 단자로 인가되도록 제어하기 위한 선택신호들을 상기 양방향 시프트 레지스터들 각각에 제공하는제어로직더포함함을특징으로 하는상기 복호화 장치. [청구항 3] 제2항에 있어서,상기 메모리 버퍼는, 상기 양방향 시프트 레지스터들 각각에 대응하는 역다중화기와, 다중화기를 더 포함하고, 상기 역다중화기는, 상기 입력 데이터 비트들을 입력하기 위한 입력단과, 상기 제1 단자 및 상기 제2 단자에 각각 접속되는 제1 출력단 및 제2 출력단을 구비하고, 상기 제어 로직으로부터 제공되는 해당하는 선택신호에 응답하여 상기 홀수번째 그룹들의 비트들을 상기 제1 출력단을 통해 상기 제1 단자로 인가하고, 상기 짝수번째 그룹들의 비트들을 상기 제2 출력단을 통해 상기 제2 단자로 인가하고, 상기 다중화기는, 상기 제어 로직으로부터 제공되는 해당하는 선택신호에 응답하여 상기 제1 단자를 통해 출력되는 비트열들과 상기 제2 단자를 통해 출력되는 비트열들을 다중화하여상기제1메트릭계산부출력하는것을특징으로 하는상기 복호화 장치. [청구항 4] 제2항에 있어서,상기 선택신호들각각은 상기 입력 데이터 비트들이 상기 양방향 시프트 레지스터들 각각에 서로 다른 시점에서 인가되도록 제어하기 위한 신호들특징으로 하는상기 복호화 장치. [청구항 5] 제1항에 있어서,상기 홀수번째 그룹들의 비트들이 상기 제1 단자를 통해 순차적으로 출력됨과 동시에 상기 짝수번째 그룹들의 비트들이 상기 제2 단자를 통해 순차적으로입력시프트되는것을특징으로 하는상기 복호화 장치. [청구항 6] 제1항에 있어서,상기 양방향 시프트 레지스터들의 수는 윈도우 수에 의해결정됨을특징으로 하는상기 복호화 장치. [청구항 7] 제1항에 있어서,상기 제1 길이 및 상기 제2 길이는 윈도우 사이즈와 윈도우 수에 의해결정됨을특징으로 하는상기 복호화 장치. [청구항 8] 제7항에 있어서,상기 제2 길이는 상기 윈도우 사이즈와 상기 윈도우 수의 곱에 의해결정됨을특징으로 하는상기 복호화 장치. [청구항 9] 제1항에 있어서,상기 입력 데이터 비트들nan은터보복호기의클럭속도입력되는것을특징으로 하는상기 복호화 장치. [청구항 10] 통신시스템의 터보 복호화 장치에 있어서 데이터 입/출력을 위한 제1 단자 및 제2 단자를 구비하고, 입력 데이터 비트들은 미리 설정된 길이의 비트들로 이루어지는 그룹들로 분할되고, 상기 분할된 그룹들중 홀수번째 그룹들의 비트들을 상기 제1 단자를 통해 순차적으로 입력 및 시프트시켜 상기 길이의 비트 열들을 형성한 후 상기 제1 단자를 통해 순차적으로 출력하고, 상기 분할된 그룹들중 짝수번째 그룹들의 비트들을 상기 제2 단자를 통해 순차적으로 입력 및 시프트시켜 상기 길이의 비트 열들을 형성한 후 상기 제2 단자를 통해 순차적으로 출력하는 적어도 하나 이상의 제1 스테이지의 양방향 시프트 레지스터들과, 데이터 입/출력을 위한 제3 단자 및 제4 단자를 구비하고, 상기 제1 단자를 통해 순차적으로 출력되는 비트들을 상기 제3 단자를 통해 순차적으로 입력 및 시프트시켜 상기 길이의 비트 열들을 형성한 후 상기 제3 단자를 통해 순차적으로 출력하고, 상기 제2 단자를 통해 순차적으로 출력되는 비트들을 상기 제4 단자를 통해 순차적으로 입력 및 시프트시켜 상기 길이의 비트 열들을 형성한 후 상기 제4 단자를 통해 순차적으로 출력하는 제2 스테이지의 양방향 시프트 레지스터를 포함하는 메모리 버퍼와 상기 각 시프트 레지스터들로부터의 출력 비트들을 입력하고 해당하는 델타 메트릭들을 각각 계산하는 제1 메트릭 계산부와, 상기 양방향 시프트 레지스터에 대응하는 상기 제1 메트릭 계산부로부터의 델타 메트릭을 입력하여 알파 메트릭을 계산하는 제2 메트릭 계산부와, 상기 양방향 시프트 레지스터들 각각에 대응하는 상기 제1 메트릭 계산부로부터의 델타 메트릭들을 입력하여 베타 메트릭들을 각각 계산하는 제3 메트릭 계산부와, 상기 알파 메트릭을 입력하고, 또한 상기 베타 메트릭들의 다중화 결과를 입력하여, 상기 각 시프트 레지스터들에 대응하는 로그우도비율(llr) 값들을 계산하는 제4 메트릭 계산부와, 상기 각 llr 값으로부터 상기 단방향 시프트 레지스터의 출력을 각각 감산하고, 감산 결과들을 인터리빙/디인터리빙을 위해 출력하는 감산부로 구성되는 시소(siso) 복호기를 포함함을 특징으로 하는 상기 복호화 장치 [청구항 11] 제10항에 있어서,상기 메모리 버퍼는, 상기 입력 데이터 비트들이 상기 분할된 그룹들중 홀수번째 그룹들의 비트들인지 짝수번째 그룹들의 비트들인지 여부를 판단하고, 그 판단 결과에 따라 상기 입력 데이터 비트들을 상기 제1 단자 또는 상기 제2 단자로 인가되도록 제어하기 위한 선택신호들을 상기 제1 스테이지의 양방향 시프트 레지스터들 각각에 제공하는제어로직더포함함을특징으로 하는상기 복호화 장치. [청구항 12] 제11항에 있어서,상기 메모리 버퍼는, 상기 제1 스테이지의 양방향 시프트 레지스터들 각각에 대응하는 역다중화기와, 다중화기를 더 포함하고, 상기 역다중화기는, 상기 입력 데이터 비트들을 입력하기 위한 입력단과, 상기 제1 단자 및 상기 제2 단자에 각각 접속되는 제1 출력단 및 제2 출력단을 구비하고, 상기 제어 로직으로부터 제공되는 해당하는 선택신호에 응답하여 상기 홀수번째 그룹들의 비트들을 상기 제1 출력단을 통해 상기 제1 단자로 인가하고, 상기 짝수번째 그룹들의 비트들을 상기 제2 출력단을 통해 상기 제2 단자로 인가하고, 상기 다중화기는, 상기 제어 로직으로부터 제공되는 해당하는 선택신호에 응답하여 상기 제1 단자를 통해 출력되는 비트들과 상기 제2 단자를 통해 출력되는 비트들을 다중화하여상기제1메트릭계산부출력하는것을특징으로 하는상기 복호화 장치. [청구항 13] 제11항에 있어서,상기 메모리 버퍼는, 상기 제2 스테이지의 양방향 시프트 레지스터에 대응하고, 상기 제어 로직으로부터 제공되는 해당하는 선택신호에 응답하여 상기 제3 단자를 통해 출력되는 비트들과 상기 제4 단자를 통해 출력되는 비트들을 다중화하여 상기 제1 메트릭 계산부로 출력하는다중화기더포함함을특징으로 하는상기 복호화 장치. [청구항 14] 제11항에 있어서,상기 선택신호들각각은 상기 입력 데이터 비트들이 상기 양방향 시프트 레지스터들 각각에 서로 다른 시점에서 인가되도록 제어하기 위한 신호들특징으로 하는상기 복호화 장치. [청구항 15] 제10항에 있어서,상기 홀수번째 그룹들의 비트들이 상기 제1 단자를 통해 순차적으로 출력됨과 동시에 상기 짝수번째 그룹들의 비트들이 상기 제2 단자를 통해 순차적으로입력시프트되는것을특징으로 하는상기 복호화 장치. [청구항 16] 제10항에 있어서,상기 제1 스테이지의 양방향 시프트 레지스터들의 수는 윈도우 수에 의해결정됨을특징으로 하는상기 복호화 장치. [청구항 19] 제10항에 있어서,상기 입력 데이터 비트들nan은터보복호기의클럭속도입력되는것을특징으로 하는상기 복호화 장치. [청구항 20] 순차적으로 입력되는 심볼들로 구성된 프레임을 수신하고, w개의 심볼들의 윈도우 크기를 가지는 n 윈도우 모드 시소(siso) 복조기로 상기 입력 심볼들을 제공하기 위한 메모리 버퍼에 있어서, 입력단자와 출력단자 및 클럭입력단자를 가지며, 상기 입력단자로부터 2nw 직렬 심볼들을 일방향으로 순차적으로 시프트 저장하고, 상기 출력단자로 순차로 출력하는 제1시프트 레지스터와, n개의 제2시프트 레지스터들을 구비하고, 각 제2시프트 레지스터는 클럭 입력단자, 제1 및 제2출력단자들 및 선택단자들을 포함하고, 상기 제2시프트 레지스터들은 상기 수신되는 프레임의 최초 심볼부터 w 심볼들의 간격으로 순차적으로 활성화(또는 초기화)되고, 상기 제2시프트 레지스터들의 각각은 그것의 활성화 후 상기 직렬 심볼들 중 첫 번째 nw개의 심볼들을 그것의 제1입력단자로 입력하여 일방향으로 시프트 저장하고, 그 다음 두 번째 nw개의 심볼들을 그것의 제2입력단자로 입력하여 상기 일방향과 역바향으로 시프트 저장함과 동시에 상기 저장된 첫 번째 nw개의 심볼들을 그것의 제1출력단자로 직렬 출력하고, 그 다음 세 번째 nw개의 심볼들을 상기 제1입력단자로 입력하여 상기 일방향으로 시프트 저장함과 동시에 상기 저장된 두번째 nw개의 심볼들을 극서의 제1출력단자로 직렬 출력함을 특징으로 하는 상기 메모리 버퍼 [청구항 21] 제 20 항에 있어서,상기w 심볼은 상기 수신된 프레임의 첫 번째 심볼부터 순차적으로 w까지의심볼의미함을특징으로 하는상기 메모리 버퍼. [청구항 22] 제 20 항에 있어서,시프트 레지스터들은,상기클럭의천이동작함을특징으로 하는상기 메모리 버퍼. [청구항 23] 제 20 항에 있어서,상기n은 2임을특징으로 하는상기 메모리 버퍼. [청구항 24] 제 20 항에 있어서,상기w개의 윈도우 심볼들은 수신된프레임을소정개수구분한것특징으로 하는상기 메모리 버퍼.