수직형 대체 게이트 트랜지스터들과 양립할 수 있는바이폴라 접합 트랜지스터 document_id 1020020056476

[청구항 40] 제 39 항에 있어서,상기 제 1 도핑 영역은 매립된 콜렉터를 형성하고, 상기 제 2 도핑 영역은 콜렉터를 형성하며, 상기 제 3 도핑 영역은 베이스를 형성하고, 상기 제 4 도핑 영역은 이미터를 형성하여 바이폴라 접합 트랜지스터구성하는,집적 회로 구조. [청구항 41] 제 39 항에 있어서,상기 제 3 도핑 영역과 상기 제 4 도핑 영역 사이에 배치된 절연층으로서, 윈도우를 통해 상기 제 3 및 제 4 도핑 영역들 사이에 접촉하도록 허용하는 상기 윈도우를 포함하는 상기 절연층더 포함하는,집적 회로 구조. [청구항 42] 제 39 항에 있어서,상기 제 1 재료층 및 상기 제 3 재료층은 절연층들을 포함하고, 상기 제 2 재료층은 희생층인,집적 회로 구조. [청구항 43] 제 39 항에 있어서,상기제 2 및 제 3 도핑 영역들이 접촉하는 영역에서 트렌치의 외부 벽(outer wall)에 인접한 산화 재료를 더 포함하고, 상기 산화 재료와 전기적으로 통신하는 도전 재료로서, 상기 집적 회로 구조의 제어 단자를 형성하는 상기 도전 재료더 포함하는,집적 회로 구조. [청구항 44] 제 43 항에 있어서,상기 제어 단자는 상기 제 3 도핑 영역에 전기적접속되는,집적 회로 구조. [청구항 45] 제 43 항에 있어서,상기제 2 및 제 3 도핑 영역들이 접촉하는 영역에 전계 효과를 생성하도록 상기 제어 단자에 전압이 인가되어, 상기 전압은 상기 집적 회로 구조의 동작 파라미터들제어하는,집적 회로 구조. [청구항 47] 제 46 항에 있어서,상기 제 1 도핑된 소스/드레인 영역은 제 1 도전형으로 도핑되고, 상기 채널 영역은 제 2 도전형으로 도핑되며, 상기 제 2 도핑된 소스/드레인 영역은 상기 제 1 도전형으로 도핑되며, 상기 제 3 도핑 영역은 상기 제 2 도전형으로 도핑되고, 상기 제 4 도핑 영역은 상기 제 2 도전형으로 도핑되며, 상기 제 5 도핑 영역은 상기 제 1 도전형으로 도핑되고, 상기 제 6 도핑 영역은 상기 제 2 도전형도핑되는,집적 회로 구조. [청구항 48] 제 47 항에 있어서,상기 제 1 도핑된 소스/드레인 영역, 상기 채널 영역, 및 상기 제 2 도핑된 소스/드레인 영역은 mosfet를 구성하며, 상기 제 3 도핑 영역은 제 1 콜렉터 영역을 포함하고, 상기 제 4 도핑 영역은 제 2 콜렉터 영역을 포함하며, 상기 제 5 도핑 영역은 베이스 영역을 포함하며, 상기 제 6 도핑 영역은 이미터영역포함하여구성하는,집적 회로 구조. [청구항 49] 제 46 항에 있어서,상기 제 1 도핑된 소스/드레인 영역은 제 2 도전형으로 도핑되고, 상기 채널 영역은 제 1 도전형으로 도핑되며, 상기 제 2 도핑된 소스/드레인 영역은 제 2 도전형으로 도핑되고, 제 3 도핑 영역은 상기 제 2 도전형으로 도핑되며, 상기 제 4 도핑 영역은 상기 제 2 도전형으로 도핑되며, 상기 제 5 도핑 영역은 상기 제 1 도전형으로 도핑되고, 상기 제 6 도핑 영역은 상기 제 2 도전형도핑되는,집적 회로 구조. [청구항 50] 제 49 항에 있어서,상기 제 1 도핑된 소스/드레인 영역, 상기 채널 영역, 및 상기 제 2 도핑된 소스/드레인 영역은 mosfet를 구성하며, 상기 제 3 도핑 영역은 제 1 콜렉터 영역을 포함하고, 상기 제 4 도핑 영역은 제 2 콜렉터 영역을 포함하며, 상기 제 5 도핑 영역은 베이스 영역을 포함하며, 상기 제 6 도핑 영역은 이미터 영역을 포함하여 bjt를 구성하고, 상기 집적 회로 구조는 상기 제 1 도핑된 소스/드레인 영역과 상기 제 3 도핑 영역 사이에 삽입된 절연 재료더 포함하는,집적 회로 구조. [청구항 52] 제 51 항에 있어서,상기 도전층에 대한 선택된 전압의 인가는 상기 제 2 도핑 영역, 상기 제 3 도핑 영역, 또는 상기 제 2 도핑 영역 및 상기 제 3 도핑 영역 둘다에 공핍, 축적,또는반전영역형성할수있는,집적 회로 구조. [청구항 53] 제 51 항에 있어서,상기 도전층에 대한 전압의 인가는 상기 제 2 도핑 영역, 상기 제 3 도핑 영역, 또는 상기 제 2 도핑 영역 및 상기 제 3 도핑 영역 둘다의 전류제어하는,집적 회로 구조. [청구항 54] 제 51 항에 있어서,상기 도전층은 상기 집적 회로 구조에 대한 고임피던스 입력 단자형성하는,집적 회로 구조. [청구항 55] 제 51 항에 있어서,상기 제 1 도핑 영역은 매립된 콜렉터를 형성하고, 상기 제 2 도핑 영역은 콜렉터를 형성하며, 상기 제 3 도핑 영역은 베이스를 형성하고, 상기 제 4 도핑 영역은 이미터를 형성하여 바이폴라 접합 트랜지스터 디바이스를 구성하고, 상기 도전층에 인가된 전압은 상기 바이폴라 접합 트랜지스터 디바이스의 이득제어하는,집적 회로 구조. [청구항 56] 제 51 항에 있어서,상기 제 1 도핑 영역은 매립된 콜렉터를 형성하고, 상기 제 2 도핑 영역은 콜렉터를 형성하며, 상기 제 3 도핑 영역은 베이스를 형성하고, 상기 제 4 도핑 영역은 이미터를 형성하여 바이폴라 접합 트랜지스터 디바이스구성하는,집적 회로 구조. [청구항 57] 제 51 항에 있어서,상기 도전층에 대한 상기 전압의 인가에 응답하여, 상기 제 2 도핑 영역, 상기 제 3 도핑 영역, 또는 상기 제 2 도핑 영역 및 상기 제 3 도핑 영역 둘다의 항복 전압제어되는,집적 회로 구조. [청구항 58] 제 51 항에 있어서,상기 도전층에 대한 상기 전압의 인가에 응답하여, 상기 집적 회로 구조의 이득제어되는,집적 회로 구조. [청구항 59] 제 51 항에 있어서,상기 도전층에 대한 상기 전압의 인가에 응답하여, 전압-제어 커패시터가 상기 제 2 도핑 영역, 상기 제 3 도핑 영역,또는상기제2도핑 영역및상기제3도핑 영역둘다인접하여형성되는,집적 회로 구조.