반도체장치 document_id 1020020063797

[청구항 1] 반도체기판 상에 배치된 n채널 mos 트랜지스터 및 p채널 mos 트랜지스터를 구비한 반도체장치에 있어서, 상기 n채널 mos 트랜지스터는, 상기 반도체기판의 표면 상에 선택적으로 배치된 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 배치된 제1 게이트전극을 갖고, 상기 p채널 mos 트랜지스터는, 상기 반도체기판의 표면 상에 선택적으로 배치된 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 배치된 제2 게이트전극을 가지며, 상기 제1 게이트전극은, 그 내부에 n형 불순물을 포함하는 제1 도프된 폴리실리콘층으로 구성되고, 상기 제2 게이트전극은, 그 내부에 p형 불순물을 포함하는 제2 도프된 폴리실리콘층으로 구성되는 것을 특징으로 하는 반도체장치 [청구항 2] 제 1 항에 있어서,상기 반도체장치는,적어도 상기 제1 및 제2 게이트전극의 상단면에 접촉하도록 배치된 배선층을 더 구비하고,상기 배선층은, 그 내부에 p형 불순물을 포함하는 제3 도프된 폴리실리콘층을 가지며, 상기 제3 도프된 폴리실리콘층이 상기 제1 및 제2 게이트전극의 상단면에 접촉하도록배치되는것을특징으로 하는반도체장치. [청구항 3] 제 2 항에 있어서,상기n채널 mos 트랜지스터 및 상기 p채널 mos 트랜지스터는, 상기 제1 및 제2 게이트전극의 측면 외쪽의 상기 반도체기판의 표면 내에 배치된 1쌍의 n형 소스 ·드레인층 및 p형 소스 ·드레인층을 각각 구비하고,상기 제3 도프된 폴리실리콘층은, 상기 1쌍의 n형 소스 ·드레인층의 어느 한쪽, 또는, 상기 1쌍의 p형 소스 ·드레인층의 어느 한쪽에 콘택홀을 통하여전기적접속되는것을특징으로 하는반도체장치. [청구항 4] 제 2 항에 있어서,상기 배선층은, 상기 제3 도프된 폴리실리콘층 상에 배치된실리사이드층더갖는것을특징으로 하는반도체장치. [청구항 5] 반도체기판 상에 배치된 n채널 mos 트랜지스터 및 p채널 mos 트랜지스터를 구비한 반도체장치에 있어서, 상기 n채널 mos 트랜지스터는, 상기 반도체기판의 표면 상에 선택적으로 배치된 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 배치된 제1 게이트전극을 가지고, 상기 p채널 mos 트랜지스터는, 상기 반도체기판의 표면 상에 선택적으로 배치된 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 배치된 제2 게이트전극을 가지며, 상기 제1 게이트전극은, 그 내부에 n형 불순물을 포함하는 제1 도프된 폴리실리콘층으로 구성되고, 상기 제2 게이트전극은 적어도 1층의 금속층으로 구성되는 것을 특징으로 하는 반도체장치 [청구항 6] 제 5 항에 있어서,적어도 1층의 금속층은,상기 제2 게이트 절연막에 접하도록 배치된 배리어 메탈층과,상기 배리어 메탈층 상에 배치된게이트금속층갖는것을특징으로 하는반도체장치. [청구항 7] 제 1 항 또는 제 5 항에 있어서,상기 제2 게이트 절연막은,고유전체막구성되는것을특징으로 하는반도체장치. [청구항 8] 제 7 항에 있어서,상기 고유전체막은,인것을특징으로 하는반도체장치.