다중비트를 저장하는 기억소자를 갖는 반도체메모리 및 그제조방법 document_id 1020020067268

[청구항 1] 서로 마주보는 1쌍의 측벽(13b)을 갖는 돌기부(13a)가 형성된 제1도전형 반도체기판(12) 상기 돌기부(13a)의 최상부에 형성된 제1절연층(15c) 상기 돌기부(13a)의 양쪽에서 상기 반도체기판(12)의 표면에 형성된 1쌍의 소스/드레인영역(bl1, bl2) 상기 1쌍의 측벽(13b) 중 하나 및 상기 측벽(13b)에 인접한 상기 소스/드레인영역(bl1, bl2) 중의 하나를 각각 덮는 제2절연층(15a) 상기 돌기부(13a)의 상기 1쌍의 측벽(13b)에 각각 형성되고 각각의 제2절연층(15a)을 거쳐 상기 측벽(13b) 및 상기 소스/드레인영역(bl1, bl2)을 각각 향하는 1쌍의 플로우팅게이트(fg) 상기 플로우팅게이트(fg) 중 하나에 형성된 각각의 제3절연층(15b); 및 상기 제3절연층(15b)을 거쳐 상기 1쌍의 플로우팅게이트(fg)를 향하고 상기 제1절연층(15c)을 거쳐 상기 돌기부(13a)의 최상부(13c)를 향하는 콘트롤게이트(cg)를 포함하는 트랜지스터에 있어서, 상기 돌기부(13a)는 상기 소스/드레인영역(bl1, bl2)에 실질적으로 직선으로 연결되도록 형성된 근저부를 가지며, 상기 근저부는 상기 돌기부(13a)의 나머지부분보다 제1도전형 불순물의 농도가 높은 것을 특징으로 하는 트랜지스터 [청구항 2] 서로 마주보는 1쌍의 측벽(13b)을 갖는 돌기부(13a)가 형성된 제1도전형 반도체기판(12) 상기 돌기부(13a)의 최상부에 형성된 제1절연층(15c) 상기 돌기부(13a)의 양쪽에서 상기 반도체기판(12)의 표면에 형성된 1쌍의 소스/드레인영역(bl1, bl2) 상기 1쌍의 측벽(13b) 중 하나 및 상기 측벽(13b)에 인접한 상기 소스/드레인영역(bl1, bl2) 중의 하나를 각각 덮는 제2절연층(15a) 상기 돌기부(13a)의 상기 1쌍의 측벽(13b)에 각각 형성되고 각각의 제2절연층(15a)을 거쳐 상기 측벽(13b) 및 상기 소스/드레인영역(bl1, bl2)을 각각 향하는 1쌍의 플로우팅게이트(fg) 상기 플로우팅게이트(fg) 중 하나에 형성된 각각의 제3절연층(15b) 상기 제3절연층(15b)을 거쳐 상기 1쌍의 플로우팅게이트(fg)를 향하고 상기 제1절연층(15c)을 거쳐 상기 돌기부(13a)의 최상부(13c)를 향하는 콘트롤게이트(cg); 및 상기 돌기부(13a)의 상기 측벽(13b)위에 형성되고 상기 소스/드레인영역(bl1, bl2)과 접하는 제2도전형 영역(17)을 포함하는 것을 특징으로 하는 트랜지스터 [청구항 3] 서로 마주보는 1쌍의 측벽(13b)을 갖는 돌기부(13a)가 형성된 제1도전형 반도체기판(12) 상기 돌기부(13a)의 최상부에 형성된 제1절연층(15c) 상기 돌기부(13a)의 양쪽에서 상기 반도체기판(12)의 표면에 형성된 1쌍의 소스/드레인영역(bl1, bl2) 상기 1쌍의 측벽(13b) 중 하나 및 상기 측벽(13b)에 인접한 상기 소스/드레인영역(bl1, bl2) 중의 하나를 각각 덮는 제2절연층(15a) 상기 돌기부(13a)의 상기 1쌍의 측벽(13b)에 각각 형성되고 각각의 제2절연층(15a)을 거쳐 상기 측벽(13b) 및 상기 소스/드레인영역(bl1, bl2)을 각각 향하는 1쌍의 플로우팅게이트(fg) 상기 플로우팅게이트(fg) 중 하나에 형성된 각각의 제3절연층(15b); 및 상기 제3절연층(15b)을 거쳐 상기 1쌍의 플로우팅게이트(fg)를 향하고 상기 제1절연층(15c)을 통하여 상기 돌기부(13a)의 최상부(13c)를 향하는 콘트롤게이트(cg)를 포함하는 트랜지스터에 있어서, 상기 콘트롤게이트(cg)는 상기 제1절연층(15c)을 거쳐 상기 돌기부(13a)의 최상부(13c)에 대한 제1캐패시턴스를 형성하며, 상기 플로우팅게이트(fg)는 상기 제2절연층(15a)을 통하여 상기 소스/드레인영역(bl1, bl2)에 대한 제2캐패시턴스를 형성하되, 상기 제1캐패시턴스는 상기 제2캐패시턴스보다 높은 것을 특징으로 하는 트랜지스터 [청구항 4] 서로 마주보는 1쌍의 측벽(13b)을 갖는 돌기부(13a)가 형성된 제1도전형 반도체기판(12) 상기 돌기부(13a)의 최상부에 형성된 제1절연층(15c) 상기 돌기부(13a)의 양쪽에서 상기 반도체기판(12)의 표면에 형성된 1쌍의 소스/드레인영역(bl1, bl2) 상기 1쌍의 측벽(13b) 중 하나 및 상기 측벽(13b)에 인접한 상기 소스/드레인영역(bl1, bl2) 중의 하나를 각각 덮는 제2절연층(15a) 상기 돌기부(13a)의 상기 1쌍의 측벽(13b)에 각각 형성되고 각각의 제2절연층(15a)을 거쳐 상기 측벽(13b) 및 상기 소스/드레인영역(bl1, bl2)을 각각 향하는 1쌍의 플로우팅게이트(fg) 상기 플로우팅게이트(fg) 중 하나에 형성된 각각의 제3절연층(15b); 및 상기 제3절연층(15b)을 거쳐 상기 1쌍의 플로우팅게이트(fg)를 향하고 상기 제1절연층(15c)을 거쳐 상기 돌기부(13a)의 최상부(13c)를 향하는 콘트롤게이트(cg)를 포함하는 트랜지스터에 있어서, 상기 플로우팅게이트(fg)는 상기 제2절연층(15a)을 거쳐 상기 돌기부(13a)의 상기 측벽(13b)과 상기 최상부(13c) 및 상기 소스/드레인영역(bl1, bl2)에 대하여 형성된 제1캐패시턴스, 및 상기 제3절연층(15b)을 거쳐 상기 콘트롤게이트(cg)에 대하여 형성된 제2캐패시턴스를 가진 캐패시턴스로 결합되 상기 제1캐패시턴스가 가 보다 크게 형성되는 것을 특징으로 하는 트랜지스터 [청구항 5] 제1항 내지 제4항 중 어느 한 항에 있어서,상기 콘트롤게이트(cg)는 상기 제3절연층(15b)을 거쳐 상기 플로우팅게이트(fg)를 향하는 제1콘트롤게이트세그먼트 및 상기 제1절연층(15c)을 거쳐 상기 돌기부(13a)의 상기 최상부(13c)를 향하는 제2콘트롤게이트세그먼트를 포함하며, 상기 제1 및 제2콘트롤게이트(cg)는 전기적으로 상호접속되도록형성되는것을특징으로 하는트랜지스터. [청구항 6] 제1항 내지 제4항 중 어느 한 항에 있어서,상기 콘트롤게이트(cg)는 상기 제3절연층(15b)을 거쳐 상기 플로우팅게이트(fg)을 향하는 제1콘트롤게이트세그먼트 및 상기 제1절연층(15c)을 통하여 상기 돌기부(13a)의 상기 최상부(13c)를 향하는 제2콘트롤게이트세그먼트를 포함하며, 상기 제1 및 제2콘트롤게이트(cg)는 서로 전기적으로 독립하여 제어되도록형성되는것을특징으로 하는트랜지스터. [청구항 7] 제2항에 있어서,상기 제2도전형 영역(17)은 상기 소스/드레인영역(bl1, bl2)의 불순물농도의 1/100 내지 1/10,000인불순물농도갖는것을특징으로 하는트랜지스터. [청구항 8] 제1항 내지 제7항 중 어느 한 항에 있어서,상기 플로우팅게이트(fg)의 각각은 상기 돌기부(13a)의 상기 최상부(13c)보다 높게부분적돌출되어있는것을특징으로 하는트랜지스터. [청구항 9] 제1항 내지 제8항 중 어느 한 항에 있어서,상기 플로우팅게이트(fg)의 각각은 상기 돌기부(13a)의상기최상부않는것을특징으로 하는트랜지스터. [청구항 10] 행방향과 열방향으로 배치된 복수의 셀 트랜지스터를 포함하는 반도체메모리에 있어서 상기 복수의 셀 트랜지스터의 각각은, 서로 마주보는 1쌍의 측벽(13b)을 갖는 돌기부(13a)가 형성된 제1도전형 반도체기판(12) 상기 돌기부(13a)의 최상부에 형성된 제1절연층(15c) 상기 돌기부(13a)의 양쪽에서 상기 반도체기판(12)의 표면에 형성된 1쌍의 소스/드레인영역(bl1, bl2) 상기 1쌍의 측벽(13b) 중 하나 및 상기 측벽(13b)에 인접한 상기 소스/드레인영역(bl1, bl2) 중의 하나를 각각 덮는 제2절연층(15a) 상기 돌기부(13a)의 상기 1쌍의 측벽(13b)위에 각각 형성되고 각각의 제2절연층(15a)을 거쳐 상기 측벽(13b) 및 상기 소스/드레인영역(bl1, bl2)을 각각 향하는 1쌍의 플로우팅게이트(fg) 상기 플로우팅게이트(fg) 중 하나에 형성된 각각의 제3절연층(15b); 및 상기 제3절연층(15b)을 거쳐 상기 1쌍의 플로우팅게이트(fg)를 향하고 상기 제1절연층(15c)을 거쳐 상기 돌기부(13a)의 최상부(13c)를 향하는 콘트롤게이트(cg)를 포함하며, 상기 돌기부(13a)는 상기 소스/드레인영역(bl1, bl2)을 실질적으로 직선으로 연결하도록 형성된 근저부를 가지며, 상기 근저부는 상기 돌기부(13a)의 나머지부분보다 제1도전형 불순물의 농도가 높은 것을 특징으로 하는 반도체메모리 [청구항 11] 행방향과 열방향으로 배치된 복수의 셀 트랜지스터를 포함하는 반도체메모리에 있어서 상기 복수의 셀 트랜지스터의 각각은, 서로 마주보는 1쌍의 측벽(13b)을 갖는 돌기부(13a)가 형성된 제1도전형 반도체기판(12) 상기 돌기부(13a)의 최상부에 형성된 제1절연층(15c) 상기 돌기부(13a)의 양쪽에서 상기 반도체기판(12)의 표면에 형성된 1쌍의 소스/드레인영역(bl1, bl2) 상기 1쌍의 측벽(13b) 중 하나 및 상기 측벽(13b)에 인접한 상기 소스/드레인영역(bl1, bl2) 중의 하나를 각각 덮는 제2절연층(15a) 상기 돌기부(13a)의 상기 1쌍의 측벽(13b)에 각각 형성되고 각각의 제2절연층(15a)을 거쳐 상기 측벽(13b) 및 상기 소스/드레인영역(bl1, bl2)을 각각 향하는 1쌍의 플로우팅게이트(fg) 상기 플로우팅게이트(fg) 중 하나에 형성된 각각의 제3절연층(15b) 상기 제3절연층(15b)을 거쳐 상기 1쌍의 플로우팅게이트(fg)를 향하고 상기 제1절연층(15c)을 거쳐 상기 돌기부(13a)의 최상부(13c)를 향하는 콘트롤게이트(cg); 및 상기 돌기부(13a)의 상기 측벽(13b)위에 형성되고 상기 소스/드레인영역(bl1, bl2)과 접촉하는 제2도전형 영역(17)을 포함하는 것을 특징으로 하는 반도체메모리 [청구항 12] 행방향과 열방향으로 배치된 복수의 셀 트랜지스터를 포함하는 반도체메모리에 있어서 상기 복수의 셀 트랜지스터의 각각은, 서로 마주보는 1쌍의 측벽(13b)을 갖는 돌기부(13a)가 형성된 제1도전형 반도체기판(12) 상기 돌기부(13a)의 최상부에 형성된 제1절연층(15c) 상기 돌기부(13a)의 양쪽에서 상기 반도체기판(12)의 표면에 형성된 1쌍의 소스/드레인영역(bl1, bl2) 상기 1쌍의 측벽(13b) 중 하나 및 상기 측벽(13b)에 인접한 상기 소스/드레인영역(bl1, bl2) 중의 하나를 각각 덮는 제2절연층(15a) 상기 돌기부(13a)의 상기 1쌍의 측벽(13b)에 각각 형성되고 각각의 제2절연층(15a)을 거쳐 상기 측벽(13b) 및 상기 소스/드레인영역(bl1, bl2)을 각각 향하는 1쌍의 플로우팅게이트(fg) 상기 플로우팅게이트(fg) 중 하나에 형성된 각각의 제3절연층(15b); 및 상기 제3절연층(15b)을 거쳐 상기 1쌍의 플로우팅게이트(fg)를 향하고 상기 제1절연층(15c)을 거쳐 상기 돌기부(13a)의 최상부(13c)를 향하는 콘트롤게이트(cg)를 포함하며, 상기 콘트롤게이트(cg)는 상기 제1절연층(15c)을 거쳐 상기 돌기부(13a)의 최상부(13c)에 대한 제1캐패시턴스를 형성하며, 상기 플로우팅게이트(fg)는 상기 제2절연층(15a)을 거쳐 상기 소스/드레인영역(bl1, bl2)에 대한 제2캐패시턴스를 형성하되, 상기 제1캐패시턴스는 상기 제2캐패시턴스보다 높은 것을 특징으로 하는 반도체메모리 [청구항 13] 행방향과 열방향으로 배치된 복수의 셀 트랜지스터를 포함하는 반도체메모리에 있어서 상기 복수의 셀 트랜지스터의 각각은, 서로 마주보는 1쌍의 측벽(13b)을 갖는 돌기부(13a)가 형성된 제1도전형 반도체기판(12) 상기 돌기부(13a)의 최상부에 형성된 제1절연층(15c) 상기 돌기부(13a)의 양쪽에서 상기 반도체기판(12)의 표면에 형성된 1쌍의 소스/드레인영역(bl1, bl2) 상기 1쌍의 측벽(13b) 중 하나 및 상기 측벽(13b)에 인접한 상기 소스/드레인영역(bl1, bl2) 중의 하나를 각각 덮는 제2절연층(15a) 상기 돌기부(13a)의 상기 1쌍의 측벽(13b)에 각각 형성되고 각각의 제2절연층(15a)을 거쳐 상기 측벽(13b) 및 상기 소스/드레인영역(bl1, bl2)을 각각 향하는 1쌍의 플로우팅게이트(fg) 상기 플로우팅게이트(fg) 중 하나에 형성된 각각의 제3절연층(15b); 및 상기 제3절연층(15b)을 거쳐 상기 1쌍의 플로우팅게이트(fg)를 향하고 상기 제1절연층(15c)을 거쳐 상기 돌기부(13a)의 최상부(13c)를 향하는 콘트롤게이트(cg)를 포함하며, 상기 플로우팅게이트(fg)는 상기 제2절연층(15a)을 거쳐 상기 돌기부(13a)의 상기 측벽(13b)과 상기 최상부(13c) 및 상기 소스/드레인영역(bl1, bl2)에 대하여 형성된 제1캐패시턴스, 및 상기 제3절연층(15b)을 거쳐 상기 콘트롤게이트(cg)에 대하여 형성된 제2캐패시턴스를 가진 캐패시턴스로 결합되 상기 제1캐패시턴스가 가 보다 크게 형성되는 것을 특징으로 하는 반도체메모리 [청구항 14] 제10항 내지 제13항 중 어느 한 항에 있어서,트랜지스터(tc) 중 열방향으로 서로 인접한 것들은 동일한 소스/드레인영역(bl1, bl2)을 공유하고, 상기 셀 트랜지스터(tc) 중 행방향으로 서로 인접한것들은 상기 콘트롤게이트(cg)를 공유하고 그들 사이의 상기 동일한 소스/드레인영역공유하는것을특징으로 하는반도체메모리. [청구항 15] 제10항 내지 제14항 중 어느 한 항에 있어서,상기 복수의 셀 트랜지스터(tc)는 상기 소스/드레인영역(bl1, bl2)을 연결하는 방향으로 배치되고,상기 셀 트랜지스터(tc) 중 하나의 상기 플로우팅게이트(fg)의 하나와 상기 복수의 셀 트랜지스터(tc) 중 상기 하나의 셀 트랜지스터에 인접한 또 다른 하나의 플로우팅게이트의 또 다른 하나의 사이에 제4절연층이 형성되어 상기 콘트롤게이트(cg)를 상기 소스/드레인영역(bl1, bl2)으로부터전기적격리시키는것을특징으로 하는반도체메모리.