확산 스펙트럼 어플리케이션을 위한 컨피그가능 코드발생기 시스템 document_id 1020027008623

[청구항 1] 컨피그가능 코드 발생기(configurable code generator)에 있어서, 복수의 메모리 레지스터, 및 피드백을 위해 상기 복수의 레지스터에 결합된 마스터 선형 피드백 쉬프트 레지스터(lfsr); 및 상기 선형 피드백 쉬프트 레지스터에 결합된 복수의 슬레이브 회로들을 구비하되, 상기 복수의 슬레이브 회로의 각각은 상기 마스터 선형 피드백 쉬프트 레지스터로부터 코드 공간에 유일한 오프셋에 대응하는 유일한 마스크 워드(mask word)를 수신하기 위한 마스크 회로를 가지며, 상기 복수의 슬레이브 회로의 각각은 코드 시퀀스 출력을 병렬로 제공하는 것을 특징으로 하는 컨피그가능 코드 발생기 [청구항 2] 제 1 항에 있어서,복수의 메모리 레지스터를 더 구비하되, 상기 메모리 레지스터의 각각은 상기 복수의 슬레이브 회로중의 각 회로에 대해하나의마스크저장하는것을특징으로 하는컨피그가능 코드 발생기. [청구항 3] 제 1 항에 있어서,상기 복수의 슬레이브 회로의 각각으로부터의 출력에 결합되고, 최종 출력 라인에 결합되어, 소정의 출력 시퀀스를 선택하는선택적상호접속부더구비하는것을특징으로 하는컨피그가능 코드 발생기. [청구항 4] 제 1 항에 있어서,상기 복수의 슬레이브 회로의 각각의 최종 출력 라인에 결합되어, 상기 복수의 슬레이브 회로의 각각으로부터 코드 시퀀스의 적어도 한 비트를 저장하는인터페이스더구비하는것을특징으로 하는컨피그가능 코드 발생기. [청구항 5] 제 1 항에 있어서,상기 복수의 슬레이브 회로의 각각으로부터의 출력 라인은, 상기 인터페이스에 병렬로 결합되고, 상기 인터페이스는 상기 복수의 슬레이브 회로의 각각으로부터의 상기 코드 시퀀스의 적어도 한비트저장하는것을특징으로 하는컨피그가능 코드 발생기. [청구항 6] 가변 길이를 갖는 선형 피드백 쉬프트 레지스터(lfsr)에 있어서, 최상위 차수 비트 슬라이스(highest order bit slice); 선택적 상호접속부 및 다항식 메모리 레지스터를 갖는 최하위 차수 비트 슬라이스(lowest bit slice) - 상기 하위 차수 비트 슬라이스의 상기 선택적 상호접 속부는 상기 다항식 메모리 레지스터 및 상기 상위 차수 비트 슬라이스에 결합됨- 갈로아 컨피그레이션(galois configuration)으로 상기 최하위 차수 비트 슬라이스 및 상기 최상위 차수 비트 슬라이스에 결합된 적어도 하나의 중간 비트 슬라이스를 구비하되, 상기 적어도 하나의 중간 비트 슬라이스는 선택적 상호접속부 및 다항식 메모리 레지스터를 구비하며, 상기 적어도 하나의 중간 비트 슬라이스의 선택적 상호접속부는 상기 최상위 차수 비트 슬라이스 및 다항식 메모리 레지스터에 결합되는 것을 특징으로 하는 선형 피드백 쉬프트 레지스터 [청구항 7] 제 6 항에 있어서,상기 최상위 비트 슬라이스는다항식메모리레지스터를필요않는것을특징으로 하는선형 피드백 쉬프트 레지스터. [청구항 8] 제 6 항에 있어서,상기 최상위 비트 슬라이스, 상기 최하위 비트 슬라이스 및 상기 적어도 하나의 중간 비트 슬라이스는 모두 갈로아 컨피그레이션을 위해 상호 결합된상태 메모리레지스터갖는것을특징으로 하는선형 피드백 쉬프트 레지스터. [청구항 9] 모듈라 선형 피드백 쉬프트 레지스터(lfsr)에 있어서, 상호 결합된 제1 그룹의 비트 슬라이스(bit slices) 적어도 하나의 비트 슬라이스의 제2그룹; 상기 제1 그룹의 비트 슬라이스내의 최상위 차수 비트 슬라이스를 상기 적어도 하나의 비트 슬라이스의 제2 그룹내의 최하위 차수 비트 슬라이스에 결합하고, 상기 제2 그룹 내의 상기 최하위 비트 슬라이스에 대한 시작 비트 값을 선택적으로 통신하는 제1 선택적 상호접속부(selective interconnect)를 구비하되, 상기 제1 그룹의 비트 슬라이스 및 상기 제2그룹의 적어도 하나의 비트 슬라이스는 상기 제1 선택적 상호접속부가 상기 제1그룹의 비트 슬라이스의 오더 비트 슬라이스가 상기 제2 그룹의 적어도 하나의 비트 슬라이스에서의 가장 낮은 비트 슬라이스와 분리되는 시점에서 분리 lfsr로 동작 가능한 것을 특징으로 하는 모듈라 선형 피드백 쉬프트 레지스터 [청구항 10] 제 9 항에 있어서,상기 제1 그룹의 비트 슬라이스및 상기 적어도 하나의 비트 슬라이스의 제2 그룹은 모두, 상기 제1 선택적 상호접속부가, 상기 제1 그룹의 비트 슬라이스내의 최상위 차수 비트 슬라이스를 상기 적어도 하나의 비트 슬라이스의 제2 그룹내의 최하위 차수 비트 슬라이스로부터 분리할 때 개별적인 lfsr로서동작가능한것을특징으로 하는모듈라 선형 피드백 쉬프트 레지스터. [청구항 11] 제 9 항에 있어서,상기 제1 그룹의 비트 슬라이스및 상기 적어도 하나의 비트 슬라이스의 제2 그룹은, 상기 제1 선택적 상호접속부가, 상기 제1 그룹의 비트 슬라이스내의 최상위 차수 비트 슬라이스와 상기 적어도 하나의 비트 슬라이스의 제2 그룹내의 최하위 차수 비트 슬라이스를 결합할 때 개별적인 lfsr로서동작가능한것을특징으로 하는모듈라 선형 피드백 쉬프트 레지스터. [청구항 12] 제 9 항에 있어서,상기 제1 그룹의 비트 슬라이스및 상기 적어도 하나의 비트 슬라이스의 제2 그룹은피보나치피드백컨피그레이션인것을특징으로 하는모듈라 선형 피드백 쉬프트 레지스터. [청구항 13] 제 12 항에 있어서,상기lfsr은 상기 제1 그룹 내의 상기 최하위 차수 비트 슬라이스에 결합된 제2 선택적 상호접속부를 구비하되, 상기 제2 선택적 상호접속부는 상기 제1 그룹 내의 상기 최하위 차수 비트 슬라이스, 상기 제1 그룹 내의 모든 비트 슬라이스의 합 또는 상기 제1 그룹 및 상기 제2 그룹 내의 모든비트슬라이스의합을선택적통신하는것을특징으로 하는모듈라 선형 피드백 쉬프트 레지스터. [청구항 14] 제 13 항에 있어서,상기lfsr은 제1 가산기 및 제2 가산기를 구비하되, 상기 제1 가산기는 상기 제1 그룹의 비트 슬라이스에 결합되어 상기 제1 그룹 내의 모든 비트 슬라이스의 값들을 합하고, 상기 제2 가산기는 상기 비트 슬라이스의 제2 그룹에 결합되어 상기 제2 그룹 내의 모든비트슬라이스의값들더하는것을특징으로 하는모듈라 선형 피드백 쉬프트 레지스터. [청구항 15] 제 14 항에 있어서,상기lfsr은 상기 제1 가산기, 상기 제2 가산기, 및 상기 제2 선택적 상호접속부에 결합된 제3 가산기를 구비하되, 상기 제3 가산기는상기제1가산기및상기제2가산기결과인것을특징으로 하는모듈라 선형 피드백 쉬프트 레지스터. [청구항 16] 제 9 항에 있어서,상기 제1 그룹의 비트 슬라이스 및 상기 제2 그룹의 적어도 하나의 비트 슬라이스는 갈로아(galois) lfsr을 위해컨피그되는것을특징으로 하는모듈라 선형 피드백 쉬프트 레지스터. [청구항 17] 제 16 항에 있어서,상기 제2 그룹 내의 최상위 차수 비트 슬라이스, 상기 제1 그룹 내의 최상위 차수 비트 슬라이스, 상기 제1 그룹의 비트 슬라이스 내의 모든 비트 슬라이스에 결합된 제2 선택적 상호접속부를 더 구비하되, 상기 제1 선택적 상호접속부는 상기 제1 그룹의 비트 슬라이스 내의 모든 비트 슬라이스 또는 상기 제2 그룹의 비트 슬라이스 또는 상기 제1 그룹의 비트 슬라이스로부터의 상기 최상위 비트 슬라이스로선택적통신하는것을특징으로 하는모듈라 선형 피드백 쉬프트 레지스터. [청구항 18] 제 9 항에 있어서,상기 제1 그룹 및 상기 제2 그룹 내의 비트 슬라이스들은 상기 lfsr에서 복수의 피드백 컨피그레이션을 구현하기 위한컨피그가능상호접속부갖는것을특징으로 하는모듈라 선형 피드백 쉬프트 레지스터. [청구항 19] 제 18 항에 있어서,상기 컨피그가능 상호접속부는 피보나치 피드백 또는 갈로아 피드백 컨피그레이션에 대해 모듈로-2덧셈수행하는것을특징으로 하는모듈라 선형 피드백 쉬프트 레지스터. [청구항 20] 제 9 항에 있어서,제3 그룹의 비트 슬라이스 및 제4 그룹의 비트 슬라이스를 더 구비하되, 상기 제3 그룹의 비트 슬라이스는 상기 제2 그룹 및 상기 제4 그룹에 결합되고, 상기 제3 및 제4 그룹 내의 비트 슬라이스들은상호각각결합되어있는것을특징으로 하는모듈라 선형 피드백 쉬프트 레지스터. [청구항 21] 제 20 항에 있어서,상기 제1 그룹은 출력 탭(output tap)이 그 8번째 비트 슬라이스에 있는 8 비트 슬라이스를 가지며, 상기 제2 그룹은 출력 탭이 그 8번째 비트 슬라이스에 있는 8 비트 슬라이스를 가지며, 상기 제3 그룹은 출력 탭이 그 9번째 비트 슬라이스에 있는 8 비트 슬라이스를 가지며, 그리고 상기 제4 그룹은 출력 탭이 그 25번째 비트 슬라이스에 있는25비트슬라이스갖는것을특징으로 하는모듈라 선형 피드백 쉬프트 레지스터. [청구항 22] 제 9 항에 있어서,상호 접속된 제3 그룹의 비트 슬라이스 및 상호 접속된 제4 그룹의 비트 슬라이스를 더 구비하되, 상기 제3 그룹으로부터의 비트 슬라이스는 z4 2-비트 수학 연산을 제공하기 위해 제4 그룹으로부터의 비트 슬라이스의 각 차수와 함께 그룹지어 있고, 상기 제3 그룹 및 상기 제 그룹은 상기 제1 그룹 및 상기 제2 그룹에선택적결합되어있는것을특징으로 하는모듈라 선형 피드백 쉬프트 레지스터. [청구항 23] 제 22 항에 있어서,상기 제1 그룹, 제2 그룹, 제2 그룹 및 제4 그룹에 결합된 제2 선택적 상호접속부를 더 구비하되, 상기 제2 선택적 상호접속부는 상기 제1 그룹 및 상기 제2 그룹의 비트 슬라이스를 선택적으로 인에이블시키거나 또는 상기 모듈라 lfsr 내의 상기 제3 그룹 및 상기 제4 그룹의 비트 슬라이스를 선택적으로 인에이블시키는제어입력갖는것을특징으로 하는모듈라 선형 피드백 쉬프트 레지스터. [청구항 24] 제 9 항에 있어서,상기 제1 그룹의 비트 슬라이스로부터의 제1 출력, 및 상기 적어도 하나의 비트 슬라이스의 제2 그룹으로부터의 제2 출력을 더 포함하되, 상기 제1 및 제2 출력은병렬제공되는것을특징으로 하는모듈라 선형 피드백 쉬프트 레지스터. [청구항 25] 선형 피드백 쉬프트 레지스터(lfsr)의 다수의 포맷을 구현하기 위한 컨피그가능 비트 슬라이스(configurable bit slice)에 있어서, 비트 슬라이스의 상태를 저장하기 위한 상태 메모리 레지스터(state memory register) 상기 lfsr의 제1 피드백 컨피그레이션 을 위한 제1 회로 상기 lfsr의 제2 피드백 컨피그레이션 을 위한 제2 회로; 및 상기 제1 회로 및 상기 제2 회로를 상기 상태 메모리 레지스터에 선택적으로 결합시키는 제1 선택적 상호접속부를 구비하는 것을 특징으로 하는 컨피그가능 비트 슬라이스 [청구항 26] 제 25 항에 있어서,상기 제1 선택적 상호접속부에 결합된 컨피그레이션 메모리를 더 구비하되, 상기 컨피그레이션 메모리는 lfsr의 소정의 포맷을 컨피그하기 위해 컨피그레이션데이터를상기제1선택적상호접속부제공하는것을특징으로 하는컨피그가능 비트 슬라이스. [청구항 27] 제 25 항에 있어서,상기 제1 회로는 다운스트림 상태 입력을 수신하기 위한 수율 라인(throughput line)이고, 상기 제1 회로는 상기 lfsr의 피보나치 피드백 컨피그레이션표현하는것을특징으로 하는컨피그가능 비트 슬라이스. [청구항 28] 제 25 항에 있어서,상기 제2 회로는 제1 입력, 제2 입력, 제3 입력 및 출력을 갖는 모듈로 2 가산기 로직 소자이며, 상기 제1 입력은 상기 lfsr의 최상위 비트 슬라이스로부터 상태를 수신하고, 제2 입력은 다운스트림 상태 입력을 수신하고, 상기 출력은 상기 제1 선택적 상호접속부에 결합되고, 상기 제2 회로는 상기 lfsr의 갈로아 피드백 컨피그레이션표현하는것을특징으로 하는컨피그가능 비트 슬라이스. [청구항 29] 제 25 항에 있어서,제2 선택적 상호접속부, 제3 선택적 상호접속부, 및 다항식 메모리 레지스터를 더 구비하되, 상기 다항식 메모리 레지스터는 피보나치 피드백 컨피그레이션에 대해 상기 제2 선택적 상호접속부를 거쳐 상기 상태 메모리 레지스터의 상태를 선택적으로 전송하고, 상기 다항식 메모리 레지스터는 갈로아 피드백 컨피그레이션에 대해 상기 제3 선택적 상호접속부를 거쳐 상기 제2 회로로부터최상위차수상태를선택적수신하는것을특징으로 하는컨피그가능 비트 슬라이스. [청구항 30] 제 25 항에 있어서,상기 제1 회로, 상기 제2 회로, 상기 상태 메모리 레지스터 및 상기 선택적 상호접속부는 1-비트장치인것을특징으로 하는컨피그가능 비트 슬라이스. [청구항 31] 제 25 항에 있어서,상기 제1 회로, 상기 제2 회로, 상기 상태 메모리 및 상기 선택적 상호접속부는 z4 2-비트 수학 연산을 수행하기 위한 2-비트장치인것을특징으로 하는컨피그가능 비트 슬라이스. [청구항 32] 제 28 항에 있어서,비트 수학 연산을 수행하기 위한 상기 2-비트 가산기 로직 장치는 모듈로2가산기로직장치대체되는것을특징으로 하는컨피그가능 비트 슬라이스. [청구항 33] 제 28 항에 있어서,비트 수학 연산을 수행하기 위한 제1 2-비트 xor 로직 장치가 제1 and 게이트 로직 장치로 대체되고, 제2 2-비트 xor 로직 장치는 제2 and게이트로직장치대체되는것을특징으로 하는컨피그가능 비트 슬라이스. [청구항 34] 선형 피드백 쉬프트 레지스터(lfsr)를 관리하기 위한 컨피그가능 회로에 있어서, 제1 비교 상태(compare state)를 저장하기 위한 제1 메모리 레지스터 상기 제1 메모리 레지스터에 결합되어, 상기 lfsr에 대한 제1 점프 상태(jump state)를 저장하는 제2 메모리 레지스터 상기 제1 메모리 레지스터에 결합된 제1 비교기를 구비하되, 상기 제1 비교기는 상기 lfsr의 상태가 상기 제1 비교 상태에 일치할 때 상기 제1 점프 상태가 상기 lfsr로 로드되게 인에이블하는 것을 특징으로 하는 컨피그가능 회로 [청구항 35] 제 34 항에 있어서,제2 비교 상태(compare state)를 저장하는 제3 메모리 레지스터; 상기 제3 메모리 레지스터에 결합되어, 제2 점프 상태(jump state)를 저장하는 제4 메모리 레지스터; 상기 제3 메모리 레지스터에 결합된 제2 비교기를 구비하되, 상기 제2 비교기는 상기 lfsr의 상태가 상기 제2 비교 상태에 일치할 때 상기 제2 점프 상태가 상기 lfsr로로드되게인블하는것을특징으로 하는컨피그가능 회로. [청구항 36] 제 35 항에 있어서,상기 제1 비교기, 상기 제2 메모리 레지스터 및 상기 제4 메모리 레지스터에 결합된 선택적 상호접속부를 더 구비하되, 상기 선택적 상호접속부는 상기 제1 점프 상태 또는 상기 제2 점프 상태를 상기 lfsr로선택적통신하는것을특징으로 하는컨피그가능 회로. [청구항 37] 제 36 항에 있어서,상기 제1 비교 상태를 저장하기 위한 상기 제1 메모리 레지스터 및 제2 비교 상태를 저장하기 위한 상기 제3 메모리 레지스터는 제1 채널 및 제2 채널(시간 분할)에 대해 각각 교번하여구현되는것을특징으로 하는컨피그가능 회로. [청구항 38] 제 35 항에 있어서,상기 제1 비교기 및 상기 제2 비교기에 결합된 제2 선택적 상호접속부를 더 구비하되, 상기 제2 선택적 상호접속부는 상기 lfsr이 점프 상태를 수락하도록 하는 인에이블링신호제공하는것을특징으로 하는컨피그가능 회로. [청구항 39] 다수의 통신 프로토콜에서 직교 가변 확산 인수(orthogonal varying spreading factor, ovsf) 코드를 발생하기 위한 컨피그가능 코드 발생기에 있어서, 이진 카운터; 마스크 워드(mask word)를 저장하기 위한 메모리 레지스터 상기 메모리 레지스터 및 상기 이진 카운터에 결합되고, 상기 마스크 워드에 의해 컨피그되는 바와 같이 상기 이진 카운터의 비트 위치에 선택적으로 결합되는 것을 특징으로 하는 컨피그가능 코드 발생기 [청구항 40] 제 39 항에 있어서,복수의 마스크 회로 및 복수의 메모리 레지스터를 더 구비하되, 상기 복수의 마스크 회로의 각각은 상기 이진 카운터에 병렬로 결합되고, 상기 복수의 메모리 레지스터의 각각은상기복수의마스크 회로중의하나각각결합되는것을특징으로 하는컨피그가능 코드 발생기. [청구항 41] 제 40 항에 있어서,코드 발생기로부터의 복수의 출력 시퀀스를 제공하기 위한 복수의 출력 라인을 더 구비하되, 상기 복수의 출력 라인의 각각은상기복수의마스크 회로중의하나각각결합되는것을특징으로 하는컨피그가능 코드 발생기. [청구항 42] 제 40 항에 있어서,상기 마스크 회로의 각각은 유일한 코드 시퀀스를 선택하도록동작가능한것을특징으로 하는컨피그가능 코드 발생기. [청구항 43] 제 40 항에 있어서,상기 복수의 마스크 회로중의 두 회로는 제1 통신 프로토콜에 대한 마스크 워드를 수신하고, 상기 복수의 마스크 회로중의 부수적인 두 개 회로는 제2 통신 프로토콜에 대한마스크워드수신하는것을특징으로 하는컨피그가능 코드 발생기. [청구항 44] 제 40 항에 있어서,상기 복수의 마스크 회로중의 두 개 회로는 정위상(i) 채널에 대한 마스크 워드를 수신하고, 상기 복수의 마스크 회로중의 두 개 회로는 직교 위상(q) 채널에 대한마스크워드수신하는것을특징으로 하는컨피그가능 코드 발생기. [청구항 45] 제 40 항에 있어서,상기 이진 카운터의 비트 길이는 제1 통신 프로토콜에 필요한비트길이초과하는것을특징으로 하는컨피그가능 코드 발생기. [청구항 46] 다수의 코드 시퀀스를 제공하기 위한 컨피그가능 합성(composite) 코드 발생기에 있어서, 제1 코드 시퀀스를 통신하기 위한 출력 라인을 갖는 제1 코드 발생기 제2 코드 시퀀스를 통신하기 위한 출력 라인을 가지며, 상기 제2 코드 발생기와는 독립적으로 동작하는 제2 코드 발생기; 및 상기 제1 코드 발생기의 출력 라인 및 상기 제2 코드 발생기의 출력 라인에 결합되어, 상기 제1 코드 시퀀스주의 적어도 한 비트 및 상기 제2 코드 시퀀스주의 적어도 한 비트를 저장하기 위한 인터페이스를 구비하는 것을 특징으로 하는 컨피그가능 합성 코드 발생기 [청구항 47] 제 46 항에 있어서,상기 제1 코드 발생기로부터의 상기 출력 라인 및 상기 제2 코드 발생기로부터의 상기 출력 라인은, 상기 제1 코드 시퀀스중의 상기 적어도 한 비트 및 상기 제2 코드 시퀀스중의 상기 적어도 한 비트를 병렬로 저장하는 인터페이스에병렬결합되어있는것을특징으로 하는컨피그가능 합성 코드 발생기. [청구항 48] 제 46 항에 있어서,상기 인터페이스는 상기 제1 코드 시퀀스중의 적어도 하나의 지연된비트저장하는것을특징으로 하는컨피그가능 합성 코드 발생기. [청구항 49] 제 46 항에 있어서,상기 제1 코드 발생기, 상기 제2 코드 발생기 및 상기 인터페이스에 결합된 국부적 제어기를 더 구비하되, 상기 국부적 제어기는 상기 제1 코드 발생기, 상기 제2 코드 발생기 및 상기 인터페이스에 통신된 국부적 클럭 속도를 생성하기 위해입력클럭속도를스케일하는것을특징으로 하는컨피그가능 합성 코드 발생기. [청구항 50] 제 46 항에 있어서,상기 제1 코드 발생기는채널화코드발생하는것을특징으로 하는컨피그가능 합성 코드 발생기. [청구항 51] 제 50 항에 있어서,상기 채널화 코드는 통신 프로토콜을 위한 ovsf코드시퀀스인것을특징으로 하는컨피그가능 합성 코드 발생기. [청구항 52] 제 46 항에 있어서,상기 제1 코드 발생기는 의사(pn)시퀀스확산코드제공하는것을특징으로 하는컨피그가능 합성 코드 발생기. [청구항 53] 제 52 항에 있어서,상기 제2 코드 발생기는 복수의 가능한 통신 프로토콜에 대해 복수의 독립하는 pn코드시퀀스를병렬발생하는것을특징으로 하는컨피그가능 합성 코드 발생기. [청구항 54] 제 46 항에 있어서,상기 인터페이스에 결합되는 입력 버스를 더 구비하되, 상기 입력 버스는 상기 합성 코드 발생기와는 독립적으로 동작하는 제3 코드 발생기로부터 코드 시퀀스를 수신하고, 상기 제1 코드 발생기와 상기 제2 코드 발생기에 대해기준상태제공하는것을특징으로 하는컨피그가능 합성 코드 발생기. [청구항 55] 제 46 항에 있어서,상기 제1 코드 발생기에 결합된 복수의 마스크 회로들을 더 구비하되, 상기 복수의 마스크 회로들 각각은 상기 제1 코드 발생기로부터의 출력에 대해 상기 인터페이스에 병렬로 결합된출력갖는것을특징으로 하는컨피그가능 합성 코드 발생기. [청구항 56] 제 46 항에 있어서,상기 인터페이스에 결합된 전역 코드 시퀀스 인터페이스를 더 구비하되, 상기 전역 코드 시퀀스 인터페이스는 전역 코드 발생기로부터코드시퀀스수신하는것을특징으로 하는컨피그가능 합성 코드 발생기. [청구항 57] 코드 시퀀스를 처리하기 위한 컨피그가능 출력 컨디셔닝 회로(output conditioning circuit, occ)에 있어서, 복수의 코드 시퀀스들을 통신하기 위한 복수의 입력 라인들 상기 복수의 입력 라인들에 결합되어, 소정의 어플리케이션을 위해 상기 복수의 입력 라인 상에 수신된 다수의 코드 시퀀스중의 하나를 선택하기 위한 마스크 회로 상기 마스크 회로에 결합되어, 상기 복수의 코드 시퀀스중의 하나를 선택하기 위한 상기 마스크 회로에 마스크 워드를 제공하는 것을 특징으로 하는 컨피그가능 출력 컨디셔닝 회로 [청구항 58] 제 57 항에 있어서,상기 복수의 입력 라인들nan은버스정렬되는것을특징으로 하는컨피그가능 출력 컨디셔닝 회로. [청구항 59] 제 58 항에 있어서,상기 마스크 회로에 결합된 인터페이스를 더 구비하되, 상기 인터페이스는 제1 코드 시퀀스로부터의 제1 비트 및 제2 코드 시퀀스로부터의제2비트를병렬저장하는것을특징으로 하는컨피그가능 출력 컨디셔닝 회로. [청구항 60] 제 59 항에 있어서,상기 인터페이스는 상기 제1 코드 시퀀스중의 적어도 하나의 지연된비트저장하는것을특징으로 하는컨피그가능 출력 컨디셔닝 회로. [청구항 61] 제 59 항에 있어서,상기 인터페이스는메모리레지스터블록인것을특징으로 하는컨피그가능 출력 컨디셔닝 회로. [청구항 62] 제 57 항에 있어서,복수의 메모리 블록 및 선택적 상호접속부를 더 구비하되, 상기 선택적 상호접속부는 상기 복수의 메모리 블록 및 상기 마스크 회로에 결합되고, 상기 복수의 메모리 블록은 이용가능한 상기 복수의 코드 시퀀스들 중에서복수의선택제공하는것을특징으로 하는컨피그가능 출력 컨디셔닝 회로. [청구항 63] 제 62 항에 있어서,상기 복수의 메모리 블록의 각각은 복수의 통신 프로토콜의 각각에 대한마스크워드저장하는것을특징으로 하는컨피그가능 출력 컨디셔닝 회로. [청구항 64] 제 62 항에 있어서,상기 복수의 메모리 블록의 각각은 소정의 통신 프로토콜에 대해 순차적으로 실시될복수의위상쉬프트공식표현하는것을특징으로 하는컨피그가능 출력 컨디셔닝 회로. [청구항 65] 제 64 항에 있어서,상기 복수의 위상 쉬프트 공식은 상기 복수의 메모리 블록의 임의의 제수와 같은 것특징으로 하는컨피그가능 출력 컨디셔닝 회로. [청구항 66] 제 57 항에 있어서,복수의 마스크 회로 및 복수의 메모리 블록을 더 구비하되, 상기 복수의 마스크 회로는 상기 복수의 입력 라인에 병렬로 접속되고, 상기 복수의 메모리 블록중의 적어도 하나는상기복수의마스크 회로중의하나각각결합되는것을특징으로 하는컨피그가능 출력 컨디셔닝 회로. [청구항 67] 제 66 항에 있어서,상기 복수의 마스크 회로의 각각은 소정의 출력 코드 시퀀스를 얻기 위해 상기 다수의 코드 시퀀스중의 임의의 코드 시퀀스를 선택적으로 결합하도록동작가능한것을특징으로 하는컨피그가능 출력 컨디셔닝 회로. [청구항 68] 제 57 항에 있어서,상기 마스크 회로 및 상기 메모리 블록에 결합된국부적제어기더구비하는것을특징으로 하는컨피그가능 출력 컨디셔닝 회로. [청구항 69] 제 67 항에 있어서,상기 국부적 제어기는 클럭 레이트를 국부적으로 스케일하고, 이를 제1 코드 발생기,제2코드발생기및인터페이스통신하는것을특징으로 하는컨피그가능 출력 컨디셔닝 회로. [청구항 70] 다수의 코드 시퀀스를 제공하기 위한 컨피그가능 코드 발생기 시스템에 있어서, 독립하는 코드 시퀀스를 각각 발생하는 다수의 독립하는 코드 발생기를 갖는 합성 코드 발생기 동기화를 위해 전역 코드 시퀀스를 제공하기 위한 전역 코드 발생기; 및 상기 합성 코드 발생기 및 상기 전역 코드 발생기에 결합된 인터페이스를 구비하되, 상기 인터페이스는 상기 전역 코드 시퀀스중의 적어도 한 비트 및 상기 합성 코드 발생기의 독립하는 코드 시퀀스중의 적어도 하나로부터의 적어도 한 비트를 저장하는 것을 특징으로 하는 컨피그가능 코드 발생기 시스템 [청구항 71] 제 70 항에 있어서,상기 인터페이스에 결합되어 코드 시퀀스를 처리하기 위한출력컨디셔닝 회로더구비하는것을특징으로 하는컨피그가능 코드 발생기 시스템. [청구항 72] 제 70 항에 있어서,상기 독립하는 코드 발생기중의 적어도 하나는, 피드백을 위한 갈로아 컨피그레이션 또는 피보나치 컨피그레이션을 인에이블시키기 위한 선택적 상호접속부를 갖는비트슬라이스포함하는것을특징으로 하는컨피그가능 코드 발생기 시스템. [청구항 73] 제 70 항에 있어서,상기 합성 코드 발생기의 적어도 하나의 독립하는 코드 발생기에 결합된 복수의 슬레이브 회로들을 더 구비하되, 상기 복수의 슬레이브 회로는 상기 적어도 하나의 독립하는 코드 발생기에 의해 발생된 코드 시퀀스에 대해오프셋 코드시퀀스의병렬출력제공하는것을특징으로 하는컨피그가능 코드 발생기 시스템. [청구항 74] 제 73 항에 있어서,상기 독립하는 코드 발생기중의 적어도 하나는모듈라선형쉬프트레지스터갖는것을특징으로 하는컨피그가능 코드 발생기 시스템. [청구항 75] 데이터 신호를 처리하기 위한 통신 장치에 있어서, 상기 데이터 신호를 수신 및 송신하기 위한 전단 처리기(front-둥 processor) 상기 전단 처리기에 결합되어, 상기 데이터 신호를 복조하기 위한 모뎀 상기 전단 처리기 및 상기 모뎀에 결합된 처리기 상기 처리기에 결합된 컨피그가능 코드 발생기 시스템을 구비하되, 상기 컨피그가능 코드 발생기 시스템은, 복수의 통신 프로토콜에 대해 병렬 코드 시퀀스를 발생하고, 상기 컨피그가능 코드 발생기 시스템은 상기 데이터 신호를 컨디션(conditioning)하기 위해 소정의 통신 프로토콜에 대한 병렬 코드 시퀀스를 컨디셔닝하는 것을 특징으로 하는 통신 장치 [청구항 76] 제 75 항에 있어서,상기 컨피그가능 코드 발생기 시스템은 상기 복수의 통신 프로토콜에 대해 상기 병렬 코드 시퀀스를 병렬로 발생하기 위한합성코드발생기포함하는것을특징으로 하는통신 장치. [청구항 77] 제 76 항에 있어서,상기 컨피그가능 코드 발생기 시스템은 상기 합성 코드 발생기에 의해 발생된 다수의 코드 시퀀스를 동기화시키기 위한전역코드발생기포함하는것을특징으로 하는통신 장치. [청구항 78] 제 77 항에 있어서,상기 컨피그가능 코드 발생기 시스템은 상기 전역 코드 발생기 및 상기 합성 코드 발생기에 결합된 인터페이스를 포함하되, 상기 인터페이스는 후속하는 컨디셔닝을 위해 상기 복수의 통신 프로토콜에 대해코드시퀀스를병렬제공하는것을특징으로 하는통신 장치. [청구항 79] 제 75 항에 있어서,상기 컨피그가능 코드 발생기 시스템은 인터페이스에 결합되어 코드 시퀀스를 발생하기 위한출력컨디셔닝 회로포함하는것을특징으로 하는통신 장치.