실리콘 카바이드 금속 반도체 전계효과 트랜지스터 및 실리콘 카바이드 금속 반도체 전계효과 트랜지스터의 제조 방법 document_id 1020027014260

[청구항 2] 제1항에 있어서,상기 반절연 기판은 깊은 레벨의 도펀트(deep level dopant)가 상기 기판의 저항을 좌우하는(dominate) 레벨보다 낮은레벨의도펀트있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 3] 제1항에 있어서,상기 반절연 실리콘 카바이드 기판은 중금속, 전이 원소 및 깊은레벨의트랩핑원소있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 4] 제1항에 있어서,상기 반절연 실리콘 카바이드 기판은 중금속, 전이 원소 및 깊은레벨의트랩핑원소있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 5] 제1항에 있어서,상기n형 에피택시층 상에 n형 실리콘 카바이드로 형성된 캡핑층(cap layer);상기 캡핑층에 형성되어 있는 제1 리세스;상기 n형 에피택시층에 형성되어 있는 리세스로서, 상기 리세스는 상기 캡핑층에 형성되어 있는 상기 제1 리세스 내에 있는 제2 리세스; 및상기 오믹 콘택 사이에 있으며 따라서 상기 소스 및 상기 드레인 사이에 있는 상기 n형 에피택시층 상의 쇼트키 금속 콘택을 더 포함하며, 상기 쇼트키 금속 콘택에 바이어스가 인가되었을 경우에는 상기 소스 및 상기 드레인 사이의 상기 n형 에피택시층에 활성 채널을 형성하는데, 상기 n형 에피택시층에 형성되어 있는 상기 리세스내에 형성되어 있는쇼트키금속콘택더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 6] 제5항에 있어서,상기n형 에피택시층 및 상기 캡핑층은 실질적으로 동일한캐리어농도있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 7] 제5항에 있어서,상기n형 에피택시층에 형성되어 있는 상기 리세스는 약 20nm에서 약 120nm사이의깊이있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 8] 제5항에 있어서,상기 캡핑층은 약 1 ×1015 cm-3 에서 약 5 ×1017 cm-3사이의도펀트레벨있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 9] 제5항에 있어서,상기 캡핑층nan은두께사이인것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 10] 제1항에 있어서,상기 오믹 콘택은 상기 n형에피택시층바로위에있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 11] 제1항에 있어서,상기n형 에피택시층과 상기 오믹 콘택 사이에 형성된 n+실리콘 카바이드영역더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 12] 제1항에 있어서,상기 오믹 콘택은 상기 n형 에피택시층 바로 위에 있는니켈콘택포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 13] 제1항에 있어서,상기 오믹 콘택 및 상기 쇼트키 메탈 콘택 상에 형성된상부층더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 14] 제13항에 있어서,상기 오믹 콘택은 니켈을 포함하고 그리고 상기 상부층은 타이타늄, 백금 및 금으로 형성된레이어들포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 15] 제1항에 있어서,상기n형 에피택시층은 상기 n형 레이어를 지나 뻗어 있으며 상기 트랜지스터의 외각을 한정하는 측벽을 가지고 있는메사형성하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 16] 제15항에 있어서,상기 메사는 상기 기판을 더 포함하며 그리고 상기 메사의 측벽은상기기판안있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 17] 제15항에 있어서,상기 메사의 측벽 및 상기n형 에피택시층의 노출된 부분 상에 패시베이션층더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 18] 제17항에 있어서,상기 패시베이션층은 ono패시베이션층인것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 19] 제1항에 있어서,상기n형 레이어와 대향하는 상기 기판 상에 형성된금속층더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 20] 제19항에 있어서,상기 기판의 두께는 약 100㎛이하인것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 21] 제19항에 있어서,상기 금속층은 auge 공정(eutetic) 합금으로 된 상부층으로 코팅되어 있는 타이타늄,백금및금의레이어들포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 22] 제1항에 있어서,상기 쇼트키 금속 콘택은 상기 n형 에피택시층의 바로 위에 크롬으로 만들어진제1게이트층포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 23] 제22항에 있어서,상기 쇼트키 금속 콘택은 상기 제1 게이트층 상에 형성된 상부층(overlayer)을 더 포함하며, 여기서 상기 상부층은 백금 및 금으로 된레이어들포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 24] 제23항에 있어서,상기 쇼트키 금속 콘택은 머쉬룸게이트인것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 25] 제24항에 있어서,상기n형 에피택시층에 형성되어 있는 리세스를 더 포함하며, 여기서 상기 제1 게이트층은 상기 n형에피택시층의상기리세스형성되는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 26] 제24항에 있어서,상기 머쉬룸 게이트는 상기 리세스에 대해여자기정렬있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 27] 제1항에 있어서,상기 기판 및 상기n형 에피택시층 사이에 형성된 도핑되지 않은실리콘 카바이드버퍼층더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 28] 제1항에 있어서,상기 기판 및 상기n형 에피택시층 사이에 형성된 n형실리콘 카바이드버퍼층더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 29] 제1항에 있어서,상기 기판 및 상기n형 에피택시층 사이에 형성된 p형실리콘 카바이드버퍼층더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 30] 제29항에 있어서,상기p형 에피택시층 상에 형성된오믹콘택더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 31] 제30항에 있어서,상기p형 에피택시층에 p+ 실리콘 카바이드로 형성된 웰 영역을 더 포함하며, 여기서 상기 오믹 콘택은 상기 p+웰영역상형성되는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 32] 제30항에 있어서,상기p형 에피택시층은,제1 p형 에피택시층; 및제2 p형 에피택시층을 포함하며, 여기서 상기 제1 p형 에피택시층은 상기 제2 p형 에피택시층의 도핑 농도보다 더 높은도핑 농도있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 34] 제33항에 있어서,상기n형 에피택시층 및 상기 캡핑층은 실질적으로 동일한캐리어농도있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 35] 제33항에 있어서,상기n형 에피택시층에 형성되어 있는 상기 리세스는 약 20nm에서 약 120nm사이의깊이있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 36] 제33항에 있어서,상기 캡핑층은 약 1 ×1015 cm-3 에서 약 5 ×1017 cm-3사이의도펀트레벨있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 37] 제33항에 있어서,상기 캡핑층nan은두께사이인것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 38] 제33항에 있어서,상기 오믹 콘택은 상기 n형에피택시층바로위형성되어있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 39] 제33항에 있어서,상기n형 에피택시층과 상기 오믹 콘택 사이에 n+실리콘 카바이드영역더포함하고있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 40] 제33항에 있어서,상기 오믹 콘택은 상기 n형 에피택시층 바로 위에 형성되어 있는니켈콘택포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 41] 제33항에 있어서,상기 오믹 콘택 및 상기 쇼트키 메탈 콘택 상에상부층더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 42] 제41항에 있어서,상기 오믹 콘택은 니켈을 포함하고 그리고 상기 상부층은 타이타늄, 백금 및 금으로 된레이어들포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 43] 제33항에 있어서,상기n형 에피택시층은 상기 n형 레이어를 지나 뻗어 있으며 상기 트랜지스터의 외각(periphery)을 한정하는 측벽을 가지고 있는메사형성하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 44] 제43항에 있어서,상기 메사는 상기 기판을 더 포함하며 그리고 상기 메사의 측벽은상기기판안있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 45] 제43항에 있어서,상기 메사의 상기 측벽 및 상기n형 에피택시층의 노출된 부분에 패시베이션층더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 46] 제45항에 있어서,상기 패시베이션층은 ono패시베이션층인것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 47] 제33항에 있어서,상기n형 레이어와 대향하는 상기 기판 상에 형성된금속층더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 48] 제47항에 있어서,상기 기판의 두께는 약 100㎛이하인것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 49] 제47항에 있어서,상기 금속층은 auge의 공정(eutetic) 합금으로 된 상부층으로 코팅되어 있는 타이타늄,백금및금의레이어들포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 50] 제33항에 있어서,상기 쇼트키 금속 콘택은 상기 n형 에피택시층의 바로 위에 크롬으로 만들어진제1게이트층포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 51] 제50항에 있어서,상기 쇼트키 금속 콘택은 상기 제1 게이트층 상에 형성된 상부층(overlayer)을 더 포함하며, 여기서 상기 상부층은 백금 및 금으로 된레이어들포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 52] 제51항에 있어서,상기 쇼트키 금속 콘택nan은머쉬룸게이트인것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 53] 제52항에 있어서,상기 머쉬룸 게이트는 상기 제2 리세스에 대해여자기정렬있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 54] 제33항에 있어서,상기 기판 및 상기n형 에피택시층 사이에 형성된 도핑되지 않은(undoped)실리콘 카바이드버퍼층더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 55] 제33항에 있어서,상기 기판 및 상기n형 에피택시층 사이에 형성된 n형전도성실리콘 카바이드버퍼층더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 56] 제33항에 있어서,상기 기판 및 상기n형 에피택시층 사이에 형성된 p형실리콘 카바이드버퍼층더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 57] 제56항에 있어서,상기p형 에피택시층 상에 형성된오믹콘택더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 58] 제57항에 있어서,상기p형 에피택시층에 형성된 p+ 실리콘 카바이드의 웰 영역(well region)을 더 포함하며, 여기서 상기 오믹 콘택은 상기 p+ 웰 영역 상에형성있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 59] 제57항에 있어서,상기p형 에피택시층은,제1 p형 에피택시층; 및제2 p형 에피택시층을 포함하며, 여기서 상기 제1 p형 에피택시층은 상기 제1 p형 에피택시층의 도핑 농도보다 더 높은도핑 농도있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 61] 제60항에 있어서,상기p형 에피택시층의 캐리어 농도는 약 3 ×1016에서3사이인것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 62] 제60항에 있어서,상기 오믹 콘택은 상기 n형 에피택시층 바로 위에형성있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 63] 제60항에 있어서,상기n형 에피택시층 및 상기 오믹 콘택 사이에 n+ 실리콘 카바이드로 형성된영역더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 64] 제60항에 있어서,상기 오믹 콘택은 상기 n형 에피택시층 바로 위에 형성된니켈콘택포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 65] 제60항에 있어서,상기 오믹 콘택 및 상기 쇼트키 금속 콘택 상에 형성된상부층더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 66] 제64항에 있어서,상기 오믹 콘택은 니켈을 포함하며 그리고 여기서 상기 상부층은 타이타늄, 백금 및 금으로 된레이어들포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 67] 제60항에 있어서,상기n형 에피택시층 및 p형 에피택시층은 상기 n형 레이어로부터 상기 p형 레이어 안으로 뻗어 있으며 상기 트랜지스터의 외각을 한정하는 측벽을 가지고 있는메사형성하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 68] 제67항에 있어서,상기 메사는 상기 기판을 더 포함하며 그리고 상기 메사의 상기 측벽은상기기판안있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 69] 제67항에 있어서,상기 메사의 측벽 및 상기n형 에피택시층의 노출된 부분 상에 형성된패시베이션층더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 70] 제69항에 있어서,상기 패시베이션층은 ono패시베이션층인것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 71] 제60항에 있어서,상기n형 레이어와 대향하는 상기 기판 상에 형성된금속층더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 72] 제71항에 있어서,상기 기판의 두께는 약 100㎛이하인것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 73] 제71항에 있어서,상기 금속층은 auge의 공정(eutetic) 합금으로 된 상부층으로 코팅되어 있는 타이타늄,백금및금의레이어들포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 74] 제60항에 있어서,상기 쇼트키 금속 콘택은 상기 n형 에피택시층의 바로 위에 크롬으로 만들어진제1게이트층포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 75] 제74항에 있어서,상기 쇼트키 금속 콘택은 상기 제1 게이트층 상에 형성된 상부층(overlayer)을 더 포함하며, 여기서 상기 상부층은 백금 및 금으로 된레이어들포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 76] 제75항에 있어서,상기 쇼트키 금속 콘택nan은머쉬룸게이트인것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 77] 제76항에 있어서,상기n형 에피택시층에는 리세스를 더 포함하며 그리고 여기서 상기 제1 게이트층은 상기 n형 에피택시층의 상기 리세스에형성되는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 78] 제76항에 있어서,상기 머쉬룸 게이트는 상기 리세스에 대해여자기정렬있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 79] 제60항에 있어서,상기n형 에피택시층 상에 n형 실리콘 카바이드로 형성된 캡핑층(cap layer);상기 캡핑층에 형성된 리세스;상기 n형 에피택시층에 형성된 리세스를 더 포함하는 트랜지스터로서, 여기에서 상기 n형 에피택시층에 형성된 상기 리세스는 상기 캡핑층에 형성된 상기 리세스 내에 있고; 그리고여기에서 상기 쇼트키 금속 콘택은 상기 n형 에피택시층에 형성된상기리세스내에있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 80] 제79항에 있어서,상기n형 에피택시층에 형성된 상기 리세스는 약 20nm 에서 약 120nm의깊이있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 81] 제79항에 있어서,상기 캡핑층은 상기 n형 에피택시층과 같은레벨도핑되어있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 82] 제79항에 있어서,상기 캡핑층은 약 1 ×1015 에서 약 5 ×1017 cm-3사이의도펀트레벨있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 83] 제79항에 있어서,상기 캡핑층의 두께는 약 50nm 에서 약 300nm사이인것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 84] 제60항에 있어서,상기 기판nan은반절연실리콘 카바이드포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 85] 제84항에 있어서,상기 반절연 실리콘 카바이드는 실질적으로 깊은 레벨의 도펀트(deepmlevel dopants)를 가지고 있는않는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 86] 제60항에 있어서,상기p형 에피택시층에 연결되는콘택더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 87] 제86항에 있어서,상기p형 에피택시층에 형성된 p+ 웰 영역을 더 포함하고; 그리고여기에서 상기 p형 에피택시층에 연결되는 콘택은 상기 p+웰영역상형성되어있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 88] 제86항에 있어서,상기p형 에피택시층은,상기 기판 상에 형성된 제1 p형 전도성 실리콘 카바이드층; 및상기 기판 상에 형성된 제2 p형 전도성 실리콘 카바이드층을 포함하며, 여기서 상기 제1 p형 실리콘 카바이드층은 상기 제2 p형 실리콘 카바이드층의 도핑 농도보다 더 높은도핑 농도있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 90] 제89항에 있어서,상기 기판 및 상기n형 레이어 사이에 p형 전도성 실리콘 카바이드로 형성된 p형레이어더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 91] 제90항에 있어서,상기p형 에피택시층 상에 형성된오믹콘택더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 92] 제91항에 있어서,상기p형 레이어에 p+ 실리콘 카바이드로 형성된 웰 영역을 더 포함하며, 그리고 여기서 상기 오믹 콘택은 상기 p+웰영역상형성되어있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 93] 제91항에 있어서,상기p형 레이어는,제1 p형 에피택시층; 및제2 p형 에피택시층을 포함하며, 여기서 상기 제1 p형 에피택시층은 상기 제2 p형 에피택시층의 도핑 농도보다 더 높은도핑 농도있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 94] 제89항에 있어서,상기n+ 실리콘 카바이드 영역은 상기 n형에피택시층및상기오믹콘택사이에있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 95] 제89항에 있어서,상기 오믹 콘택 및 상기 쇼트키 금속 콘택 상에상부층더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 96] 제95항에 있어서,상기 오믹 콘택은 니켈을 포함하며 그리고 상기 상부층은 타이타늄, 백금 및 금으로 된레이어들포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 97] 제90항에 있어서,상기n형 및 p형 레이어는 상기 n형 레이어를 지나 상기 p형 레이어 내로 뻗어 있으며 상기 트랜지스터의 외각을 한정하는 측벽을 가지고 있는메사형성하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 98] 제97항에 있어서,상기 메사는 상기 기판을 더 포함하며 그리고 상기 메사의 상기 측벽은상기기판내있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 99] 제97항에 있어서,상기 메사의 상기 측벽 및 상기n형 에피택시층의 노출된 부분 상에 형성된패시베이션층더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 100] 제99항에 있어서,상기 패시베이션층은 ono패시베이션층인것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 101] 제89항에 있어서,상기n형 레이어와 대향하는 상기 기판 상에 형성된금속층더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 102] 제101항에 있어서,상기 기판의 두께는 약 100㎛이하인것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 103] 제101항에 있어서,상기 금속층은 auge의 공정(eutetic) 합금으로 된 상부층으로 코팅이 되어 있는 타이타늄,백금및금의레이어들포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 104] 제97항에 있어서,상기 쇼트키 금속 콘택은 상기 제1 게이트층 상에 형성된 상부층(overlayer)의 포함하며, 여기서 상기 상부층은 백금 및 금으로 된레이어들포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 105] 제89항에 있어서,상기 쇼트키 금속 콘택nan은머쉬룸게이트인것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 106] 제89항에 있어서,상기n형 레이어에 형성되어 있는 리세스를 더 포함하며, 그리고 여기서 상기 크롬 영역은 상기 n형레이어의상기리세스에있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 107] 제106항에 있어서,상기 크롬 영역nan은자기정렬되어있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 108] 제89항에 있어서,상기 오믹 콘택은 상기 n형에피택시층바로위형성되어있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 110] 제109항에 있어서,상기 메사는 기판을 더 포함하며 상기 메사의 상기 측벽은상기기판안있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 111] 제109항에 있어서,상기 기판 및 상기n형 에피택시층 사이에 p형 전도성 실리콘 카바이드로 된 p형 에피택시층을 더 포함하며; 그리고상기 메사의 상기 측벽은 상기 n형 레이어로부터 상기 p형레이어내있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 112] 제111항에 있어서,상기p형 에피택시층 상에 형성된오믹콘택더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 113] 제112항에 있어서,상기p형 에피택시층에 형성된 p+ 실리콘 카바이드로 된 웰 영역을 더 포함하며, 그리고 여기서 상기 오믹 콘택은 상기 p+웰영역상형성되어있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 114] 제112항에 있어서,상기p형 에피택시층은,제1 p형 에피택시층; 및제2 p형 에피택시층을 포함하며, 여기서 상기 제1 p형 에피택시층은 상기 제2 p형 에피택시층의 도핑 농도보다 더 높은도핑 농도있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 115] 제109항에 있어서,상기 오믹 콘택은 상기 n형 에피택시층 바로 위에형성있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 116] 제109항에 있어서,상기n형 에피택시층 및 상기 오믹 콘택 사이에 n+ 실리콘 카바이드로 된영역더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 117] 제109항에 있어서,상기 오믹 콘택은 상기 n형 에피택시층 바로 위에 형성된니켈콘택포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 118] 제109항에 있어서,상기 오믹 콘택 및 상기 쇼트키 금속 콘택 상에 형성된상부층더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 119] 제118항에 있어서,상기 오믹 콘택은 니켈을 포함하며, 그리고 상기 상부층은 타이타늄, 백금 및 금으로 된레이어들포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 120] 제109항에 있어서,상기n형 레이어에 대향하는 상기 기판 상에 형성된금속층더포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 121] 제120항에 있어서,상기 기판nan은두께이하인것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 122] 제120항에 있어서,상기 금속층은 auge의 공정(eutetic) 합금으로 된 상부층(overlayer)으로 코팅이 되어 있는 타이타늄, 백금 및 금으로 형성된레이어들포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 123] 제109항에 있어서,상기 쇼트키 금속 콘택nan은머쉬룸게이트인것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 124] 제109항에 있어서,상기n형 에피택시층에 형성되어 있는 리세스를 더 포함하며 그리고 상기 게이트 콘택은 상기 n형 에피택시층에 형성되어 있는상기리세스형성되어있는것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 125] 제124항에 있어서,상기 게이트 콘택은 자기 정렬된게이트콘택인것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 127] 제126항에 있어서,상기 버퍼층은 상기 기판 및 상기 n형 에피택시층 사이에 있는 선택적으로 도핑된 p형 전도성 실리콘 카바이드로 형성된 p형 에피택시층을 포함하고, 그리고 상기 p형 전도성 실리콘 카바이드의 캐리어 농도는 약 1 ×1016에서3사이인것을특징으로 하는금속 반도체 전계 효과 트랜지스터. [청구항 128] 제126항에 있어서,상기 버퍼층은 도핑되지 않은실리콘 카바이드포함하는것을특징으로 하는금속 반도체 전계 효과 트랜지스터.