문맥 (context)
[청구항 2]
제 1항에 있어서: 각각이 상기 제 1 영역들 중 하나에 배치되고 그에 전기적으로 연결되는 도전성 재료의 복수의 블럭들로서, 상기 부동 게이트의 제 2 부분들의 각각은 상기 도전성 재료 블럭들 중 하나의 표면을 따라 연장하며 그로부터 절연되는 상기 도전성 재료의 복수의 블럭들더 포함하는,메모리 장치들의 어레이.
[청구항 3]
제 1 항에 있어서,상기 제어 게이트들의 각각은 상기 부동 게이트의 제 1 부분들 중 하나의 말단부들과 인접하게 배치되어 그로부터 절연되는 제 1 부분과, 상기 채널 영역의 제 1 부분들 중 하나에 인접하게 배치되어 그로부터 절연되는 제 2 부분포함하는,메모리 장치들의 어레이.
[청구항 4]
제 1 항에 있어서,상기 부동 게이트의 제 2 부분들의 각각은 상기 기판 표면과 실질적으로 수직인 방향연장하는,메모리 장치들의 어레이.
[청구항 6]
제 5 항에 있어서,상기 채널 영역들의 각각은 실질적선형인,메모리 장치들의 어레이.
[청구항 7]
제 3 항에 있어서,상기 제어 게이트들의 각각은 또한 상기 부동 게이트의 제 2 부분들 중 하나의 말단부 상에 배치되고 그로부터 절연되는 제 3 부분포함하는,메모리 장치들의 어레이.
[청구항 8]
제 7항에 있어서: 각각이 상기 부동 게이트의 제 1 부분들의 위에 배치되고 상기 부동 게이트의 제 2 부분들 중 하나에 측방향으로 인접한 절연 재료의 복수의 스페이서들더 포함하는,메모리 장치들의 어레이.
[청구항 9]
제 3항에 있어서: 상기 제 1 방향에 수직인 제 2 방향에서 각각이 상기 액티브 및 격리 영역들을 가로질러 연장하는 복수의 도전 제어 라인들로서, 상기 제어 라인들의 각각은 상기 액티브 영역들의 각각으로부터 상기 제어 게이트들 중 하나를 함께 전기적으로 연결하는, 상기 복수의 도전 제어 라인들더 포함하는,메모리 장치들의 어레이.
[청구항 10]
제 3항에 있어서: 상기 제 1 방향에 수직인 제 2 방향에서 각각이 상기 액티브 및 격리 영역들을 가로질러 연장하는 복수의 도전 소스 라인들로서, 상기 소스 라인들의 각각은 상기 액티브 영역들의 각각으로부터 상기 도전 재료 블럭들 중 하나를 함께 전기적으로 연결하는, 상기 복수의 도전 소스 라인들더 포함하는,메모리 장치들의 어레이.
[청구항 11]
제 1항에 있어서: 실질적으로 서로 평행하고 상기 제 1 방향과 실질적으로 수직인 제 2 방향으로 연장하는 상기 기판 표면으로 형성된 복수의 트랜치들로서, 상기 제 2 영역들의 각각은 상기 트랜치들 중 하나의 밑에 형성되고, 상기 채널 영역의 제 1 부분들의 각각은 실질적으로 상기 트랜치들의 측벽을 따라 연장하며 상기 채널 영역의 제 2 부분들의 각각은 실질적으로 상기 기판의 상기 표면을 따라 연장하는상기복수트랜치들을더 포함하는,메모리 장치들의 어레이.
[청구항 12]
제 11 항에 있어서,상기 제어 게이트들의 각각은 상기 부동 게이트의 제 1 부분들 중 하나의 말단부에 인접하게 배치되어 그로부터 절연되는 제 1 부분과, 상기 트랜치들 중 하나로 연장하며 상기 채널 영역의 제 1 부분들 중 하나에 인접하게 배치되어 그로부터 절연되는 제 2 부분포함하는,메모리 장치들의 어레이.
[청구항 13]
제 11 항에 있어서,상기 채널 영역들의 각각은 또한 상기 트랜치들 중 하나의 적어도 부분들의 밑에서 연장하는 제 3 부분포함하는,메모리 장치들의 어레이.
[청구항 14]
제 11 항에 있어서,상기 채널 영역들의 각각에 대하여, 상기 하나의 부동 게이트의 프로그래밍에 대한 경로를 형성하기 위하여 상기 채널 영역의 제 1 부분이 상기 부동 게이트의 제 1 부분들 중 하나를 직접적으로 향하는 방향에서 연장하고, 그의 상기 제 1 및 제 2 부분들은 각각비선형인,메모리 장치들의 어레이.
[청구항 15]
제 1항에 있어서: 서로 실질적으로 평행하고 상기 제 1 방향과 실질적으로 수직한 제 2 방향에서 연장하는 상기 기판 표면으로 형성된 복수의 트랜치들로서, 상기 제 1 영역들의 각각은 상기 트랜치들 중 하나의 밑에 형성되고, 상기 채널 영역의 제 2 부분들의 각각은 실질적으로 상기 트랜치들 중 하나의 측벽을 따라 연장하며 상기 채널 영역의 제 1 부분들의 각각은 실질적으로 상기 기판의 상기 표면을 따라 연장하는,상기복수트랜치들을더 포함하는,메모리 장치들의 어레이.
[청구항 16]
제 15 항에 있어서,상기 부동 게이트의 제 2 부분들의 각각은 상기 트랜치들 중 하나의 바닥 표면 상으로 연장하고 그로부터 절연되고, 상기 부동 게이트의 제 1 부분들의 각각은 상기 트랜치 측벽들 중 하나를 따라 연장하고 그절연되는,메모리 장치들의 어레이.
[청구항 17]
제 16 항에 있어서,상기 부동 게이트의 제 1 부분들의 각각은 상기 기판 표면 위로 연장하는 상부 세그먼트를 포함하며, 상기 제어 게이트들의 각각은 상기 부동 게이트 상부 세그먼트들 중 하나의 측면으로 인접하게 배치되고 그절연되는,메모리 장치들의 어레이.
[청구항 18]
제 17 항에 있어서,상기 제어 게이트들의 각각은 상기 부동 게이트의 상부 세그먼트들 중 하나의 말단부 상에 배치되고 그로부터 절연되는 부분포함하는,메모리 장치들의 어레이.
[청구항 19]
제 15 항에 있어서: 각각이 상기 부동 게이트들 중 하나에 측면으로 인접하고 그로부터 절연된 트랜치들 중 하나에 배치된 적어도 그의 보다 낮은 부분을 갖는 복수의 전도성 재료 블럭들더 포함하는,메모리 장치들의 어레이.
[청구항 20]
제 19 항에 있어서,상기 도전성 재료 블럭들의 각각의 상기보다 낮은 부분은 상기 제 1 영역들 상에 배치되고 그절연되는,메모리 장치들의 어레이.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
제11항의 트랜치 구조를 포함하는 메모리 장치 어레이에서, 채널 영역의 제1 부분과 제2 부분이 각각 연장되는 위치와 방향은 무엇인가?
추론 과정 (compact_reasoning)
-
1과제 해석
task_interpretation제11항의 내용을 바탕으로 채널 영역의 제1 부분과 제2 부분이 각각 연장되는 위치와 방향을 추출해야 한다.
-
2정보 추출
information_extraction청구항 11항에서 채널 영역의 제1 부분과 제2 부분에 관한 기술적 특징을 확인한다.
- 상기 채널 영역의 제 1 부분들의 각각은 실질적으로 상기 트랜치들의 측벽을 따라 연장하며 상기 채널 영역의 제 2 부분들의 각각은 실질적으로 상기 기판의 상기 표면을 따라 연장하는
-
3근거 선택
evidence_selection제1 부분은 트랜치 측벽을 따라 연장되고, 제2 부분은 기판 표면을 따라 연장된다는 구절을 선택한다.
- 상기 채널 영역의 제 1 부분들의 각각은 실질적으로 상기 트랜치들의 측벽을 따라 연장하며 상기 채널 영역의 제 2 부분들의 각각은 실질적으로 상기 기판의 상기 표면을 따라 연장하는
-
4논리 통합
logical_integration추출된 정보를 결합하여 제1 부분의 위치/방향(트랜치 측벽)과 제2 부분의 위치/방향(기판 표면)을 정리한다.
-
5결론 도출
conclusion_formulation질문에 대한 직접적인 답변을 구성한다.
-
6답변 생성
answer_generation최종 답변을 작성한다.
최종 답변 (final_answer)
채널 영역의 제1 부분들은 실질적으로 상기 트랜치들의 측벽을 따라 연장되고, 채널 영역의 제2 부분들은 실질적으로 상기 기판의 상기 표면을 따라 연장된다.
핵심 해석 (core_interpretation)
메모리 장치 어레이에서 채널 영역이 트랜치의 측벽과 기판의 표면을 따라 각각 분리되어 연장되는 구조적 구성을 정의하고 있다.