문맥 (context)
[청구항 1]
입력클럭신호의 주파수를 검출하는 주파수 감지수단
상기 주파수 감지수단의 출력을 샘플링하여 래치하는 래치수단; 및
상기 래치수단의 출력신호에 따라 상기 입력클럭신호의 주파수에 대응하는 소정 비트의 디지털 신호를 발생하는 디지털신호 발생수단
을 포함하는 주파수-디지탈신호 변환회로
[청구항 2]
제 1 항에 있어서,상기 주파수 감지수단은, 상기 입력클럭신호의 하이레벨구간을 검출하는 제1검출수단; 및 상기 입력클력신호의 로우레벨구간을 검출하는 제2검출수단포함하는주파수-디지탈신호 변환회로.
[청구항 3]
제 2 항에 있어서,상기 제1검출수단은 제1pmos트랜지스터와 제1nmos 트랜지스터사이에 직렬연결된 다수의 제1저항과, 상기 제1저항에 각각 병렬연결된 다수의 제1트랜지스터를 구비하고, 상기 제2검출수단은 제2pmos트랜지스터와 제2nmos 트랜지스터사이에 직렬연결된 다수의 제2저항과, 상기 제2저항에 각각 병렬연결된 다수의 제2트랜지스터로 구비하며, 상기 다수의 제1 및 제2트랜지스터의 게이트에는 상기 디지탈신호 발생수단의 출력신호 및 상기 출력신호의 반전신호각각 입력되는주파수-디지탈신호 변환회로.
[청구항 4]
제 3 항에 있어서,상기 입력클럭신호의 주파수를 상기 디지탈 신호로 변환하는 중에 주파수 감지동작이 완료되어 상기 래치수단의 출력신호가 다른 레벨로 천이될 때, 상기 주파수 감지수단의 출력신호가 로직 스레쉬홀드전압에서 발진하는 것을 방지하기 위하여 히스테리시스동작을 하는 오동작 방지수단더 포함하는주파수-디지탈신호 변환회로.
[청구항 5]
제 4 항에 있어서,상기 오동작 방지수단은,상기 제1pmos 트랜지스터와 상기 제1저항 사이에 접속된 제3저항과, 상기 제3저항과 병렬접속되어 상기 래치수단의 출력신호가 반전된 반전신호에 의해 동작되는 제3nmos 트랜지스터로 이루어진 제1 방지수단; 및상기 제2pmos 트랜지스터와 상기 제2저항 사이에 접속된 제4저항과, 상기 제4저항과 병렬접속되어 상기 래치수단의 출력신호에 의해 동작되는 제4nmos 트랜지스터로 이루어진 제2 방지수단포함하는주파수-디지탈신호 변환회로.
[청구항 6]
제 2 항에 있어서,상기 래치수단은, 상기 제1검출수단의 출력을 샘플링하여 래치하는 제1래치수단; 상기 제2검출수단의 출력을 샘플링하여 래치하는 제2래치수단; 및상기 제1 및 제2래치수단의 출력신호를 논리조합하여 출력신호를 발생하는 출력수단포함하는주파수-디지탈신호 변환회로.
[청구항 7]
제 6 항에 있어서,상기제1 및 제2래치수단은, 데이터홀드타임을 위해 상기 제1 및 제2검출수단의 출력을 버퍼링하는 버퍼수단;상기 버퍼수단의 출력을 상기 클럭신호의 하강에지에 동기시켜 전달하는 제1전달수단;상기 제1전달수단의 출력신호를 래치하기 위한 제1래치;상기 제1래치의 출력을 그 다음 클럭신호의 상승에지에 동기시켜 전달하는 제2전달수단; 및상기 제2전달수단의 출력을 래치시키는 제2래치포함하는주파수-디지탈신호 변환회로.
[청구항 8]
제 6 항에 있어서,상기 출력수단은 상기 제1 및 제2래치수단의 출력을 입력하여 논리노아동작을 하는 논리게이트로 이루어지는주파수-디지탈신호 변환회로.
[청구항 9]
제 1 항에 있어서,상기 디지탈신호 발생수단은 상기 래치수단의 출력신호를 상기 입력클럭신호에 따라 입력하고 시프트시켜 상기 디지탈 신호를 발생하기 위한,다수플립플롭으로이루어진시프트 레지스터로 이루어지는주파수-디지탈신호 변환회로.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
주파수-디지탈신호 변환회로에서 주파수 감지동작 완료 시 로직 스레쉬홀드전압에서의 발진을 방지하기 위한 오동작 방지수단의 세부 구성은 무엇인가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation주파수 감지동작 완료 시 로직 스레쉬홀드전압에서의 발진을 방지하기 위한 오동작 방지수단의 세부 구성을 찾는 것이다.
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2정보 추출
information_extraction청구항 4에서 오동작 방지수단이 히스테리시스 동작을 통해 발진을 방지함을 확인하고, 청구항 5에서 그 세부 구성을 추출한다.
- 상기 주파수 감지수단의 출력신호가 로직 스레쉬홀드전압에서 발진하는 것을 방지하기 위하여 히스테리시스동작을 하는 오동작 방지수단
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3근거 선택
evidence_selection오동작 방지수단의 구성 요소인 제1 방지수단과 제2 방지수단에 관한 구절을 선택한다.
- 상기 오동작 방지수단은,상기 제1pmos 트랜지스터와 상기 제1저항 사이에 접속된 제3저항과, 상기 제3저항과 병렬접속되어 상기 래치수단의 출력신호가 반전된 반전신호에 의해 동작되는 제3nmos 트랜지스터로 이루어진 제1 방지수단; 및상기 제2pmos 트랜지스터와 상기 제2저항 사이에 접속된 제4저항과, 상기 제4저항과 병렬접속되어 상기 래치수단의 출력신호에 의해 동작되는 제4nmos 트랜지스터로 이루어진 제2 방지수단
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4논리 통합
logical_integration오동작 방지수단은 제1 방지수단과 제2 방지수단으로 구성되며, 각 방지수단의 구체적인 소자 구성을 결합한다.
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5결론 도출
conclusion_formulation제1 방지수단(제3저항, 제3nmos 트랜지스터)과 제2 방지수단(제4저항, 제4nmos 트랜지스터)의 구성을 정리한다.
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6답변 생성
answer_generation질문에 대하여 오동작 방지수단의 세부 구성을 리스트 형식으로 작성한다.
최종 답변 (final_answer)
1. 제1 방지수단: 상기 제1pmos 트랜지스터와 상기 제1저항 사이에 접속된 제3저항 및 상기 제3저항과 병렬접속되어 상기 래치수단의 출력신호가 반전된 반전신호에 의해 동작되는 제3nmos 트랜지스터
2. 제2 방지수단: 상기 제2pmos 트랜지스터와 상기 제2저항 사이에 접속된 제4저항 및 상기 제4저항과 병렬접속되어 상기 래치수단의 출력신호에 의해 동작되는 제4nmos 트랜지스터
핵심 해석 (core_interpretation)
주파수 감지 완료 시 발생하는 로직 스레쉬홀드전압에서의 발진을 막기 위해, 특정 저항과 트랜지스터 조합으로 구성된 히스테리시스 동작 기반의 오동작 방지수단을 제공한다.