다중위상 클록 발생용 시스템 및 방법 document_id 1020037013140

[청구항 2] 제 1 항에 있어서,상기 카운터가 johnson타입카운터인것을특징으로 하는다중위상 클록 발생용 회로. [청구항 3] 제 1 항에 있어서,상기 카운터가 적어도 하나의 카운터(counter)상태의 재발을 방지하기 위한 회로를 구비한 johnson타입카운터인것을특징으로 하는다중위상 클록 발생용 회로. [청구항 4] 제 1 항에 있어서,상기vco가 6개의 다른 클록위상을 생산하는 3개의 오피-에이엠피스구비한것을특징으로 하는다중위상 클록 발생용 회로. [청구항 5] 제 1 항에 있어서,상기 시프트 레지스터가 d-타입플립플랍포함하는것을특징으로 하는다중위상 클록 발생용 회로. [청구항 6] 제 1 항에 있어서,상기 시프트 레지스터가 vco 출력클록의 수에 대응하는 많은 d-타입플립플랍포함하는것을특징으로 하는다중위상 클록 발생용 회로. [청구항 7] 제 1 항에 있어서,상기 다수의 시프트 레지스터가적어도3개의시프트 레지스터포함하는것을특징으로 하는다중위상 클록 발생용 회로. [청구항 8] 제 1 항에 있어서,상기 다수의 시프트 레지스터가, 각각 6개의 d-타입 플립 플랍을 가진5개의시프트 레지스터포함하는것을특징으로 하는다중위상 클록 발생용 회로. [청구항 9] 제 1 항에 있어서,상기 카운터는 c개의 카운터 출력을 가지며, 상기 vco는 n개의 vco 출력클록을 가지며, 다중위상 클록을 발생시키기 위한 회로는 c×n과 동일한개수의다중위상클록발생시키는것을특징으로 하는다중위상 클록 발생용 회로. [청구항 10] 제 1 항에 있어서,상기 카운터는 c개의 카운터 출력을 가지며, 각 시프트 레지스터는 r개의 레지스터를 포함하며, 다중위상 클록을 발생시키기 위한 회로는 c×r과 동일한개수의다중위상클록발생시키는것을특징으로 하는다중위상 클록 발생용 회로. [청구항 11] 제 1 항에 있어서,다중위상 클록을 발생시키기 위한 회로는 다수의 시프트 레지스터내에 저장된 비트(bits) 총 개수보다 적거나 같은수의다중위상클록발생시키는것을특징으로 하는다중위상 클록 발생용 회로. [청구항 13] 제 12 항에 있어서,상기 카운터가 johnson타입카운터인것을특징으로 하는다중위상 클록 발생용 회로. [청구항 14] 제 12 항에 있어서,상기 카운터가 적어도 하나의 카운터(counter)상태의 재발을 방지하기 위한 회로를 구비한 johnson타입카운터인것을특징으로 하는다중위상 클록 발생용 회로. [청구항 15] 제 12 항에 있어서,레이터가 적어도 3개의 다른 클록위상을 생산하는 3개의 오피-에이엠피스구비한것을특징으로 하는다중위상 클록 발생용 회로. [청구항 16] 제 12 항에 있어서,상기 다수의 디지털 저장장치가시프트 레지스터인것을특징으로 하는다중위상 클록 발생용 회로. [청구항 17] 제 12 항에 있어서,상기 다수의 디지털 저장장치가, 상기 오실레이터 출력클록의 수에 대응하는 많은 d-타입 플립 플랍(flip-flops)을 포함하는시프트 레지스터인것을특징으로 하는다중위상 클록 발생용 회로. [청구항 18] 제 12 항에 있어서,상기 다수의 시프트 레지스터가적어도3개의시프트 레지스터포함하는것을특징으로 하는다중위상 클록 발생용 회로. [청구항 19] 제 12 항에 있어서,상기 다수의 디지털 저장장치가, 각각 6개의 d-타입 플립 플랍을 가진5개의시프트 레지스터포함하는것을특징으로 하는다중위상 클록 발생용 회로. [청구항 20] 제 12 항에 있어서,상기 다수의 디지털 저장장치는 d개의 출력을 가지며, 상기 오실레이터는 n개의 오실레이터 출력클록을 가지며, 다중위상 클록을 발생시키기 위한 회로는 d×n과 동일한개수의다중위상클록발생시키는것을특징으로 하는다중위상 클록 발생용 회로. [청구항 21] 제 12 항에 있어서,상기 카운터는 c개의 카운터 출력을 가지며, 상기 다수의 디지털 저장장치는 각 카운터 출력에 연결된 d개의 저장장치를 구비하며, 다중위상 클록을 발생시키기 위한 회로는 c×d와 동일한개수의다중위상클록발생시키는것을특징으로 하는다중위상 클록 발생용 회로. [청구항 22] 제 12 항에 있어서,다중위상 클록을 발생시키기 위한 회로는 다수의 디지털 저장장치에 저장된 비트(bits) 총 개수와 같은수의다중위상클록발생시키는것을특징으로 하는다중위상 클록 발생용 회로. [청구항 24] 제 23 항에 있어서,상기 카운터 수단이 johnson타입카운터인것을특징으로 하는다중위상 클록 발생용 회로. [청구항 25] 제 23 항에 있어서,상기 카운터 수단이 적어도 하나의 카운터(counter)상태의 재발을 방지하기 위한 회로를 구비한 johnson타입카운터인것을특징으로 하는다중위상 클록 발생용 회로. [청구항 26] 제 23 항에 있어서,레이터 수단이 적어도 3개의 다른 클록위상을 생산하는 오피-에이엠피스(op-amps)를 구비한인것을특징으로 하는다중위상 클록 발생용 회로. [청구항 27] 제 23 항에 있어서,상기 디지털 저장수단이 시프트 레지스터인다수의디지털저장장치인것을특징으로 하는다중위상 클록 발생용 회로. [청구항 28] 제 23 항에 있어서,상기 디지털 저장수단이 상기 오실레이터 출력클록의 수에 대응하는 많은 d-타입플립플랍포함하는것을특징으로 하는다중위상 클록 발생용 회로. [청구항 29] 제 23 항에 있어서,상기 디지털 저장수단이적어도3개의시프트 레지스터포함하는것을특징으로 하는다중위상 클록 발생용 회로. [청구항 30] 제 23 항에 있어서,상기 디지털 저장수단이, 각각 6개의 d-타입 플립 플랍을 가진5개의시프트 레지스터포함하는것을특징으로 하는다중위상 클록 발생용 회로. [청구항 31] 제 23 항에 있어서,상기 디지털 저장수단이 d개의 출력을 가지며, 상기 오실레이터 수단은 n개의 오실레이터 출력클록을 가지며, 다중위상 클록을 발생시키기 위한 회로는 d×n과 동일한개수의다중위상클록발생시키는것을특징으로 하는다중위상 클록 발생용 회로. [청구항 32] 제 23 항에 있어서,상기 카운터 수단은 c개의 카운터 출력을 가지며, 상기 디지털 저장수단은 각 카운터 출력에 연결된 d개의 저장장치를 구비하며, 다중위상 클록을 발생시키기 위한 회로는 c×d와 동일한개수의다중위상클록발생시키는것을특징으로 하는다중위상 클록 발생용 회로. [청구항 33] 제 23 항에 있어서,다중위상 클록을 발생시키기 위한 회로는 상기 디지털 저장수단에 저장된 비트(bits) 총 개수와 같은수의다중위상클록발생시키는것을특징으로 하는다중위상 클록 발생용 회로. [청구항 36] 제 35 항에 있어서,상기 카운터가 johnson타입카운터인것을특징으로 하는무선 통신장치. [청구항 37] 제 35 항에 있어서,상기 카운터가 적어도 하나의 카운터(counter)상태의 재발을 방지하기 위한 회로를 구비한 johnson타입카운터인것을특징으로 하는무선 통신장치. [청구항 38] 제 35 항에 있어서,레이터인 vco가 적어도 3개의 다른 클록위상을 생산하는 3개의 오피-에이엠피스구비한것을특징으로 하는무선 통신장치. [청구항 39] 제 35 항에 있어서,상기 다수의 디지털 저장장치가시프트 레지스터인것을특징으로 하는무선 통신장치. [청구항 40] 제 35 항에 있어서,상기 다수의 디지털 저장장치가, 상기 오실레이터 출력클록의 수에 대응하는 많은 d-타입 플립 플랍(flip-flops)을 포함하는시프트 레지스터인것을특징으로 하는무선 통신장치. [청구항 41] 제 35 항에 있어서,상기 다수의 시프트 레지스터가적어도3개의시프트 레지스터포함하는것을특징으로 하는무선 통신장치. [청구항 42] 제 35 항에 있어서,상기 다수의 디지털 저장장치가, 각각 6개의 d-타입 플립 플랍을 가진5개의시프트 레지스터포함하는것을특징으로 하는무선 통신장치. [청구항 43] 제 35 항에 있어서,상기 다수의 디지털 저장장치는 d개의 출력을 가지며, 상기 오실레이터는 n개의 오실레이터 출력클록을 가지며, 다중위상 클록을 발생시키기 위한 회로는 d×n과 동일한개수의다중위상클록발생시키는것을특징으로 하는무선 통신장치. [청구항 44] 제 35 항에 있어서,상기 카운터는 c개의 카운터 출력을 가지며, 상기 다수의 디지털 저장장치는 각 카운터 출력에 연결된 d개의 저장장치를 구비하며, 다중위상 클록을 발생시키기 위한 회로는 c×d와 동일한개수의다중위상클록발생시키는것을특징으로 하는무선 통신장치. [청구항 45] 제 35 항에 있어서,다중위상 클록을 발생시키기 위한 회로는 다수의 디지털 저장장치에 저장된 비트(bits) 총 개수와 같은수의다중위상클록발생시키는것을특징으로 하는무선 통신장치. [청구항 47] 제 46 항에 있어서,상기 카운터가 johnson타입카운터인것을특징으로 하는반도체칩. [청구항 48] 제 46 항에 있어서,상기 카운터가 적어도 하나의 카운터(counter)상태의 재발을 방지하기 위한 회로를 구비한 johnson타입카운터인것을특징으로 하는반도체칩. [청구항 49] 제 46 항에 있어서,레이터인 vco가 적어도 3개의 다른 클록위상을 생산하는 3개의 오피-에이엠피스구비한것을특징으로 하는반도체칩. [청구항 50] 제 46 항에 있어서,상기 다수의 디지털 저장장치가시프트 레지스터인것을특징으로 하는반도체칩. [청구항 51] 제 46 항에 있어서,상기 다수의 디지털 저장장치가, 상기 오실레이터 출력클록의 수에 대응하는 많은 d-타입 플립 플랍(flip-flops)을 포함하는시프트 레지스터인것을특징으로 하는반도체칩. [청구항 52] 제 46 항에 있어서,상기 다수의 시프트 레지스터가적어도3개의시프트 레지스터포함하는것을특징으로 하는반도체칩. [청구항 53] 제 46 항에 있어서,상기 다수의 디지털 저장장치가, 각각 6개의 d-타입 플립 플랍을 가진5개의시프트 레지스터포함하는것을특징으로 하는반도체칩. [청구항 54] 제 46 항에 있어서,상기 다수의 디지털 저장장치는 d개의 출력을 가지며, 상기 오실레이터는 n개의 오실레이터 출력클록을 가지며, 다중위상 클록을 발생시키기 위한 회로는 d×n과 동일한개수의다중위상클록발생시키는것을특징으로 하는반도체칩. [청구항 55] 제 46 항에 있어서,상기 카운터는 c개의 카운터 출력을 가지며, 상기 다수의 디지털 저장장치는 각 카운터 출력에 연결된 d개의 저장장치를 구비하며, 다중위상 클록을 발생시키기 위한 회로는 c×d와 동일한개수의다중위상클록발생시키는것을특징으로 하는반도체칩. [청구항 56] 제 46 항에 있어서,다중위상 클록을 발생시키기 위한 회로는 다수의 디지털 저장장치에 저장된 비트(bits) 총 개수와 같은수의다중위상클록발생시키는것을특징으로 하는반도체칩. [청구항 58] 제 57 항에 있어서,상기 카운터가 johnson타입카운터인것을특징으로 하는다중위상 클록 발생용 회로. [청구항 59] 제 57 항에 있어서,상기 카운터가 적어도 하나의 카운터(counter)상태의 재발을 방지하기 위한 회로를 구비한 johnson타입카운터인것을특징으로 하는다중위상 클록 발생용 회로. [청구항 60] 제 57 항에 있어서,상기ddl이 6개의 다른 클록위상을 생산하는3개의지연셀구비하는것을특징으로 하는다중위상 클록 발생용 회로. [청구항 61] 제 57 항에 있어서,상기 시프트 레지스터가 d-타입플립플랍포함하는것을특징으로 하는다중위상 클록 발생용 회로. [청구항 62] 제 57 항에 있어서,상기 시프트 레지스터가 상기 지연셀의 개수에 대응하는 많은 d-타입플립플랍포함하는것을특징으로 하는다중위상 클록 발생용 회로. [청구항 63] 제 57 항에 있어서,상기 다수의 시프트 레지스터가적어도3개의시프트 레지스터포함하는것을특징으로 하는다중위상 클록 발생용 회로. [청구항 64] 제 57 항에 있어서,상기 다수의 시프트 레지스터가, 각각 6개의 d-타입 플립 플랍을 가진5개의시프트 레지스터포함하는것을특징으로 하는다중위상 클록 발생용 회로. [청구항 65] 제 57 항에 있어서,상기 카운터는 c개의 카운터 출력을 가지며, 상기 dll은 n개의 출력클록을 가지며, 다중위상 클록을 발생시키기 위한 회로는 c×n과 동일한개수의다중위상클록발생시키는것을특징으로 하는다중위상 클록 발생용 회로. [청구항 66] 제 57 항에 있어서,상기 카운터는 c개의 카운터 출력을 가지며, 각 시프트 레지스터는 r개의 레지스터를 포함하며, 다중위상 클록을 발생시키기 위한 회로는 c×r과 동일한개수의다중위상클록발생시키는것을특징으로 하는다중위상 클록 발생용 회로. [청구항 67] 제 57 항에 있어서,상기 다중위상 클록을 발생시키기 위한 회로는 다수의 시프트 레지스터에 저장된 비트(bits) 총 개수보다 적거나 같은수의다중위상클록발생시키는것을특징으로 하는다중위상 클록 발생용 회로.