문맥 (context)
[청구항 35]
제 34 항에 있어서,상기 단결정 반도체 플러그는 상기 단결정 반도체기판을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 형성된에피택시얼층인것을특징으로 하는반도체 집적회로.
[청구항 36]
제 34 항에 있어서,상기 결정화된 반도체층은 비정질 반도체층 또는 다결정 반도체층을 결정화시키어 형성된단결정반도체층인것을특징으로 하는반도체 집적회로.
[청구항 37]
제 34 항에 있어서,상기 단결정 반도체 바디에 형성된 박막 트랜지스터를 더 포함하되, 상기 박막 트랜지스터는 상기 단결정 반도체 바디 내에 형성된 소오스 영역 및 드레인 영역과 아울러서 상기 소오스/드레인 영역들 사이의 채널 영역의 상부를 가로지르면서 상기 단결정 반도체 바디의 양 측벽들을 덮는게이트 전극구비하는것을특징으로 하는반도체 집적회로.
[청구항 38]
제 34 항에 있어서,상기 단결정 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리층; 및 상기 활성영역에 형성된 벌크 모스 트랜지스터를 더 포함하되, 상기 벌크 모스 트랜지스터는 상기 활성영역 내에 형성된 소오스 영역 및 드레인 영역과 아울러서 상기 소오스/드레인 영역들 사이의 채널 영역의 상부를 가로지르는게이트 전극구비하는것을특징으로 하는반도체 집적회로.
[청구항 39]
제 38 항에 있어서,상기 단결정 반도체 플러그는 상기 벌크 모스 트랜지스터의 상기 소오스/드레인 영역들중 어느 하나에전기적접속되는것을특징으로 하는반도체 집적회로.
[청구항 41]
제 40 항에 있어서,상기 단결정 반도체 플러그는 상기 구동 트랜지스터의 상기 드레인 영역을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 형성된에피택시얼층인것을특징으로 하는박막 트랜지스터 에스램 셀.
[청구항 42]
제 40 항에 있어서,상기 결정화된 반도체층은 비정질 반도체층 또는 다결정 반도체층을 결정화시키어 형성된단결정반도체층인것을특징으로 하는박막 트랜지스터 에스램 셀.
[청구항 43]
제 40 항에 있어서,상기 단결정 반도체 바디에 형성된 부하 박막 트랜지스터를 더 포함하되, 상기 부하 박막 트랜지스터는 상기 단결정 반도체 바디의 상부를 가로지르면서 상기 단결정 반도체 바디의 양 측벽들을 덮는 부하 게이트 전극, 상기 부하 게이트 전극에 인접하고 상기 단결정 반도체 플러그 상에 위치하는 드레인 영역, 및 상기 부하 게이트 전극에 인접하고 상기 드레인 영역의 반대편에 위치하는소오스영역갖는것을특징으로 하는박막 트랜지스터 에스램 셀.
[청구항 44]
제 43 항에 있어서,상기 부하 박막 트랜지스터를 갖는 기판 상에 형성된 제2 층간절연층; 상기 제2 층간절연층을 관통하여 상기 부하 박막 트랜지스터의 상기 드레인 영역에 접촉하는 제2 단결정 반도체 플러그; 및 상기 제2 층간절연층 상에 제공되고 상기 제2 단결정 반도체 플러그와 접촉하도록 연장된 제2 단결정 반도체 바디를 더 포함하되, 상기 제2 단결정 반도체 바디는 상기 제2 단결정 반도체 플러그를 씨드층으로 사용하여 성장된 단결정 반도체 에피택시얼 패턴 및 상기 단결정 반도체 에피택시얼 패턴을 씨드층으로 채택하는 고상 에피택시얼 기술을 사용하여 결정화된 반도체층이루어진박막 트랜지스터 에스램 셀.
[청구항 45]
제 44 항에 있어서,상기 제2 단결정 반도체 플러그는 상기 부하 박막 트랜지스터의 상기 드레인 영역을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 형성된에피택시얼층인것을특징으로 하는박막 트랜지스터 에스램 셀.
[청구항 46]
제 44 항에 있어서,상기 결정화된 반도체층은 비정질 반도체층 또는 다결정 반도체층을 결정화시키어 형성된단결정반도체층인것을특징으로 하는박막 트랜지스터 에스램 셀.
[청구항 47]
제 44 항에 있어서,상기 제2 단결정 반도체 바디에 형성된 전송 박막 트랜지스터를 더 포함하되, 상기 전송 박막 트랜지스터는 상기 제2 단결정 반도체 바디의 상부를 가로지르면서 상기 제2 단결정 반도체 바디의 양 측벽들을 덮는 전송 게이트 전극, 상기 전송 게이트 전극에 인접하고 상기 제2 단결정 반도체 플러그 상에 위치하는 소오스 영역, 및 상기 전송 게이트 전극에 인접하고 상기 소오스 영역의 반대편에 위치하는드레인 영역갖는것을특징으로 하는박막 트랜지스터 에스램 셀.
[청구항 48]
제 47 항에 있어서,상기 전송 박막 트랜지스터를 갖는 기판 상에 제공된 제3 층간절연층; 상기 제1 내지 제3 층간절연층들을 관통하는 노드 금속 플러그를 더 포함하되, 상기 노드 금속 플러그는 상기 구동 트랜지스터의 상기 드레인 영역, 상기 단결정 반도체 플러그, 상기 부하 박막 트랜지스터의 상기 드레인 영역, 상기 제2 단결정 반도체 플러그 및 상기 전송 박막 트랜지스터의 상기 소오스 영역에 대하여 저항성 접촉(ohmic contact)을 갖는금속층인것을특징으로 하는박막 트랜지스터 에스램 셀.
[청구항 49]
제 47 항에 있어서,상기 활성영역에 형성되고 상기 구동 트랜지스터에 인접한 전송 트랜지스터를 더 포함하되, 상기 전송 트랜지스터는 상기 활성영역의 상부를 가로지르는 전송 게이트 전극과 아울러서 상기 전송 게이트 전극의 하부의 채널 영역의 양 옆에 각각 위치하는 소오스 영역 및 드레인 영역을 갖고, 상기 전송 트랜지스터의 상기 소오스 영역은상기구동 트랜지스터의상기드레인 영역해당하는것을특징으로 하는박막 트랜지스터 에스램 셀.
[청구항 50]
제 49 항에 있어서,상기 부하 박막 트랜지스터 및 상기 전송 트랜지스터를 갖는 기판 상에 형성된 제2 층간절연층; 및 상기 제1 및 제2 층간절연층들을 관통하는 노드 금속 플러그를 더 포함하되, 상기 노드 금속 플러그는 상기 구동 트랜지스터의 상기 드레인 영역, 상기 단결정 반도체 플러그, 및 상기 부하 박막 트랜지스터의 상기 드레인 영역에 대하여 저항성 접촉(ohmic contact)을 갖는금속층인것을특징으로 하는박막 트랜지스터 에스램 셀.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
박막 트랜지스터 에스램 셀에서 노드 금속 플러그가 저항성 접촉(ohmic contact)을 형성하는 대상 영역들은 무엇인가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation박막 트랜지스터 에스램 셀에서 노드 금속 플러그가 저항성 접촉(ohmic contact)을 형성하는 대상 영역들을 찾아 목록으로 추출해야 한다.
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2정보 추출
information_extraction청구항 48 및 청구항 50에서 노드 금속 플러그의 저항성 접촉 대상에 관한 기술적 내용을 확인한다.
- 상기 노드 금속 플러그는 상기 구동 트랜지스터의 상기 드레인 영역, 상기 단결정 반도체 플러그, 상기 부하 박막 트랜지스터의 상기 드레인 영역, 상기 제2 단결정 반도체 플러그 및 상기 전송 박막 트랜지스터의 상기 소오스 영역에 대하여 저항성 접촉(ohmic contact)을 갖는금속층인것을특징으로 하는
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3근거 선택
evidence_selection저항성 접촉을 형성하는 구체적인 대상 영역들이 명시된 구절을 선택한다.
- 상기 구동 트랜지스터의 상기 드레인 영역, 상기 단결정 반도체 플러그, 상기 부하 박막 트랜지스터의 상기 드레인 영역, 상기 제2 단결정 반도체 플러그 및 상기 전송 박막 트랜지스터의 상기 소오스 영역
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4논리 통합
logical_integration청구항 48은 전체적인 구성 요소들을 포함하는 포괄적인 저항성 접촉 대상을 설명하고 있으며, 청구항 50은 그 중 일부를 포함하는 구성을 설명하므로, 질문의 의도에 따라 가장 완전한 목록을 제공하는 청구항 48의 내용을 바탕으로 통합한다.
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5결론 도출
conclusion_formulation노드 금속 플러그가 저항성 접촉을 형성하는 대상은 구동 트랜지스터의 드레인 영역, 단결정 반도체 플러그, 부하 박막 트랜지스터의 드레인 영역, 제2 단결정 반도체 플러그, 전송 박막 트랜지스터의 소오스 영역이다.
- 상기 구동 트랜지스터의 상기 드레인 영역, 상기 단결정 반도체 플러그, 상기 부하 박막 트랜지스터의 상기 드레인 영역, 상기 제2 단결정 반도체 플러그 및 상기 전송 박막 트랜지스터의 상기 소오스 영역
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6답변 생성
answer_generation추출된 영역들을 리스트 형식으로 정리하여 최종 답변을 생성한다.
최종 답변 (final_answer)
구동 트랜지스터의 드레인 영역, 단결정 반도체 플러그, 부하 박막 트랜지스터의 드레인 영역, 제2 단결정 반도체 플러그, 전송 박막 트랜지스터의 소오스 영역
핵심 해석 (core_interpretation)
박막 트랜지스터 에스램 셀 내에서 노드 금속 플러그가 구동, 부하, 전송 트랜지스터의 주요 영역 및 단결정 반도체 플러그들과 저항성 접촉을 형성하여 전기적 연결을 확보하는 구조를 나타낸다.