문맥 (context)
[청구항 31]
제 30 항에 있어서,상기 단결정 반도체 기판은단결정 실리콘 기판인것을특징으로 하는모스 트랜지스터.
[청구항 32]
제 30 항에 있어서,상기 제1 상부 반도체층 패턴 및 상기 제2 상부 반도체층 패턴들은 단결정 실리콘층 패턴들인것을특징으로 하는모스 트랜지스터.
[청구항 33]
제 32 항에 있어서,상기 단결정 실리콘층 패턴들은 5㎚ 내지 50㎚의두께갖는것을특징으로 하는모스 트랜지스터.
[청구항 34]
제 30 항에 있어서,상기 제1 매립 절연막 패턴 및 상기 제2 매립 절연막 패턴들nan은실리콘 산화막실리콘 질화막인것을특징으로 하는모스 트랜지스터.
[청구항 35]
제 34 항에 있어서,상기 제1 매립 절연막 패턴 및 상기 제2 매립 절연막 패턴들은 열산화막인것을특징으로 하는모스 트랜지스터.
[청구항 36]
제 30 항에 있어서,상기 제1 매립 절연막 패턴 및 상기 제2 매립 절연막 패턴들은 10㎚ 내지 100㎚의두께갖는것을특징으로 하는모스 트랜지스터.
[청구항 37]
제 30 항에 있어서,상기 매립 반도체층은 선택적 에피택셜 성장된단결정반도체층인것을특징으로 하는모스 트랜지스터.
[청구항 38]
제 37 항에 있어서,상기 매립 반도체층은 실리콘층,실리콘 게르마늄층또는실리콘카바이드층인것을특징으로 하는모스 트랜지스터.
[청구항 39]
제 30 항에 있어서,상기 게이트 패턴은 상기 게이트 전극 및 상기 제1 상부 반도체층 패턴 사이에 개재된 게이트 절연막 및 상기 게이트 전극 상에 적층된캐핑막패턴더포함하는것을특징으로 하는모스 트랜지스터.
[청구항 40]
제 30 항에 있어서,상기 매립 반도체층 상에서 상기 게이트 패턴의 측벽을 덮는 게이트 스페이서;및 상기 게이트 스페이서 및 상기 게이트 전극 사이에 개재된 측벽 산화막더 포함하는모스 트랜지스터.
[청구항 41]
제 30 항에 있어서,상기 제2 상부 반도체층 패턴들 상에 성장된 상승된반도체층들더포함하는것을특징으로 하는모스 트랜지스터.
[청구항 42]
제 41 항에 있어서,상기 상승된 반도체층들은 선택적 에피택셜 성장된단결정 실리콘층들인것을특징으로 하는모스 트랜지스터.
[청구항 43]
제 41 항에 있어서,상기 상승된 반도체층들 상에 형성된 금속 실리사이드층들더 포함하는모스 트랜지스터.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
제32항 및 제33항에 기재된 단결정 실리콘층 패턴들의 두께 범위는 무엇인가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation제32항 및 제33항에 기재된 단결정 실리콘층 패턴들의 두께 범위를 찾는 작업이다.
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2정보 추출
information_extraction제32항은 상부 반도체층 패턴들이 단결정 실리콘층 패턴들임을 정의하고, 제33항은 해당 패턴들의 두께를 명시한다.
- 상기 단결정 실리콘층 패턴들은 5㎚ 내지 50㎚의두께갖는것을특징으로 하는모스 트랜지스터.
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3근거 선택
evidence_selection단결정 실리콘층 패턴의 두께 범위를 직접적으로 언급한 제33항의 구절을 선택한다.
- 상기 단결정 실리콘층 패턴들은 5㎚ 내지 50㎚의두께갖는것을특징으로 하는모스 트랜지스터.
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4논리 통합
logical_integration제32항의 단결정 실리콘층 패턴이 제33항에 의해 5㎚ 내지 50㎚의 두께를 가짐을 연결한다.
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5결론 도출
conclusion_formulation단결정 실리콘층 패턴들의 두께 범위는 5㎚ 내지 50㎚이다.
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6답변 생성
answer_generation추출된 정보를 바탕으로 질문에 대한 최종 답변을 작성한다.
최종 답변 (final_answer)
5㎚ 내지 50㎚
핵심 해석 (core_interpretation)
본 발명은 모스 트랜지스터의 상부 반도체층 패턴으로 사용되는 단결정 실리콘층의 두께를 5㎚ 내지 50㎚ 범위로 한정하여 구조적 특성을 정의한다.