에스램 셀들 및 플래쉬 메모리 셀들을 구비하는 반도체직접회로 소자들 및 그 제조방법들 document_id 1020040114333

[청구항 2] 제 1 항에 있어서,상기 플래쉬 메모리 셀 활성영역의 상부를 가로지르고 상기 플래쉬 메모리 셀 게이트 패턴의 양 옆에 각각 배치된 스트링 선택 게이트 패턴 및 접지 선택 게이트 패턴을 더 포함하되, 상기 스트링 선택 게이트 패턴은 차례로 적층된 메인 스트링 선택 게이트 전극 및 더미 스트링 선택 게이트 전극을 포함하고, 상기 접지 선택 게이트 패턴은 차례로 적층된메인접지 선택 게이트전극및더미접지 선택 게이트전극포함하는것을특징으로 하는반도체 집적회로 소자. [청구항 3] 제 2 항에 있어서,상기 게이트 패턴들은 메인 게이트 전극들 및 상기 더미 게이트 전극들 사이와 상기 부유 게이트 및 상기 제어게이트 전극 사이에 개재된게이트 층간절연막더포함하는것을특징으로 하는반도체 집적회로 소자. [청구항 4] 제 3 항에 있어서,상기 게이트 패턴들을 갖는 기판 상에 차례로 적층된하부 층간절연막및몰딩막더포함하는것을특징으로 하는반도체 집적회로 소자. [청구항 5] 제 4 항에 있어서,상기 에스램셀 영역 내의 상기 몰딩막 내에 제공된 에스램 셀 국부 배선(sram cell local interconnection)을 더 포함하되, 상기 에스램 셀 국부 배선은 상기 하부 층간절연막, 상기 더미 에스램 셀 게이트 전극 및 상기 게이트 층간절연막을 관통하여 상기 메인 에스램 셀게이트 전극접촉하는것을특징으로 하는반도체 집적회로 소자. [청구항 6] 제 4 항에 있어서,상기 플래쉬 메모리 셀 영역 내의 상기 몰딩막 내에 제공된 플래쉬 메모리 비트라인을 더 포함하되, 상기 플래쉬 메모리 비트라인은 상기 하부 층간절연막을 관통하는 비트라인 콘택홀을 통하여 상기 플래쉬 메모리 셀 활성영역에전기적접속된것을특징으로 하는반도체 집적회로 소자. [청구항 7] 제 4 항에 있어서,상기 플래쉬 메모리 셀 영역 내의 상기 몰딩막 내에 제공된 스트링 선택 게이트 배선 및 접지 선택 게이트 배선을 더 포함하되, 상기 스트링 선택 게이트 배선은 상기 하부 층간절연막, 상기 더미 스트링 선택 게이트 전극 및 상기 게이트 층간절연막을 관통하는 스트링 선택 게이트 배선 콘택홀을 통하여 상기 메인 스트링 선택 게이트 전극에 전기적으로 접속되고 상기 접지 선택 게이트 배선은 상기 하부 층간절연막, 상기 더미 접지 선택 게이트 전극 및 상기 게이트 층간절연막을 관통하는 접지 선택 게이트 배선 콘택홀들을 통하여 상기 메인 접지 선택 게이트 전극에전기적접속된것을특징으로 하는반도체 집적회로 소자. [청구항 8] 제 4 항에 있어서,상기 로직 회로 영역 내의 상기 몰딩막 내에 제공된 로직 게이트 배선을 더 포함하되, 상기 로직 게이트 배선은 상기 하부 층간절연막, 상기 더미 로직 게이트 전극 및 상기 게이트 층간절연막을 관통하는 로직 게이트 배선 콘택홀을 통하여 상기 메인 로직 게이트 전극에전기적접속된것을특징으로 하는반도체 집적회로 소자. [청구항 9] 제 4 항에 있어서,상기 몰딩막 상의 중간 층간절연막을 더 포함하는 것을특징으로 하는반도체 집적회로 소자. [청구항 10] 제 9 항에 있어서,상기 에스램셀 영역 내의 상기 중간 층간절연막 상에 에스램 셀 비트라인을 더 포함하되, 상기 에스램 셀 비트라인은 상기 에스램 셀 활성영역에전기적접속된것을특징으로 하는반도체 집적회로 소자. [청구항 11] 제 9 항에 있어서,상기 에스램셀 영역 내의 상기 중간 층간절연막 상에상부전원선및상부접지선더포함하는것을특징으로 하는반도체 집적회로 소자. [청구항 12] 제 9 항에 있어서,상기 플래쉬 메모리 셀 영역 내의 상기 중간 층간절연막 상에접지선더포함하는것을특징으로 하는반도체 집적회로 소자. [청구항 13] 제 9 항에 있어서,상기 로직 회로 영역 내의 상기 중간 층간절연막 상에로직 신호선들더포함하는것을특징으로 하는반도체 집적회로 소자. [청구항 15] 제 14 항에 있어서,상기 에스램셀 영역의 상기 기판 내에 제공된 제1 깊은 n웰; 상기 플래쉬 메모리 셀 영역의 상기 기판 내에 제공된 제2 깊은 n웰; 상기 기판 내에 제공되어 제4 로직 트랜지스터 활성영역을 둘러싸는 제3 깊은 n웰; 상기 제1 깊은 n웰 내에 제공되어 상기 억세스/구동 트랜지스터 활성영역을 둘러싸는 제1 포켓 p웰; 상기 제2 깊은 n웰 내에 제공되어 상기 플래쉬 메모리 셀 활성영역을 둘러싸는 제2 포켓 p웰; 및 상기 기판 내에 제공되어 상기 제1 로직 트랜지스터 활성영역을 둘러싸는 제3 포켓 p웰더포함하는것을특징으로 하는반도체 집적회로 소자. [청구항 16] 제 15 항에 있어서,상기제1 깊은 n웰 내에 제공되어 상기 부하 트랜지스터 활성영역을 둘러싸는 제1 얕은 n웰; 및 상기 기판 내에 제공되어 상기 제2 로직 트랜지스터 활성영역을 둘러싸는 제2 얕은 n웰더포함하는것을특징으로 하는반도체 집적회로 소자. [청구항 17] 제 14 항에 있어서,상기 플래쉬 메모리 셀 활성영역의 상부를 가로지르고 상기 플래쉬 메모리 셀 게이트 패턴의 양 옆에 각각 배치된 스트링 선택 게이트 패턴 및 접지 선택 게이트 패턴을 더 포함하되, 상기 스트링 선택 게이트 패턴은 차례로 적층된 메인 스트링 선택 게이트 전극 및 더미 스트링 선택 게이트 전극을 포함하고, 상기 접지 선택 게이트 패턴은 차례로 적층된메인접지 선택 게이트전극및더미접지 선택 게이트전극포함하는것을특징으로 하는반도체 집적회로 소자. [청구항 18] 제 17 항에 있어서,상기 게이트 패턴들은 상기 메인 게이트 전극들 및 상기 더미 게이트 전극들 사이와 상기 부유게이트 및 상기 제어게이트 전극 사이에 개재된게이트 층간절연막더포함하는것을특징으로 하는반도체 집적회로 소자. [청구항 19] 제 18 항에 있어서,상기 게이트 패턴들을 갖는 기판 상에 차례로 적층된하부 층간절연막및몰딩막더포함하는것을특징으로 하는반도체 집적회로 소자. [청구항 20] 제 19 항에 있어서,상기 에스램셀 영역의 상기 몰딩막 내에 제공되되, 상기 억세스 게이트 패턴 및 상기 제1 공통 게이트 패턴 사이의 상기 억세스/구동 트랜지스터 활성영역, 상기 제1 공통 게이트 패턴에 인접하고 상기 제2 공통 게이트 패턴의 반대편의 상기 부하 트랜지스터 활성영역, 및 상기 제2 메인 공통 게이트 전극을 서로 전기적으로 연결시키는 제1 노드 배선; 상기 에스램 셀 영역의 상기 몰딩막 내에 제공되되, 상기 억세스 게이트 패턴 및 상기 제2 공통 게이트 패턴 사이의 상기 억세스/구동 트랜지스터 활성영역, 상기 제2 공통 게이트 패턴에 인접하고 상기 제1 공통 게이트 패턴의 반대편의 상기 부하 트랜지스터 활성영역, 및 상기 제1 메인 공통 게이트 전극을 서로 전기적으로 연결시키는 제2 노드 배선; 상기 에스램 셀 영역의 상기 몰딩막 내에 제공되되, 상기 제1 및 제2 공통 게이트 패턴들 사이의 상기 억세스/구동 트랜지스터 활성영역에 전기적으로 접속된 하부 접지선; 상기 에스램 셀 영역의 상기 몰딩막 내에 제공되되, 상기 제1 및 제2 공통 게이트 패턴들 사이의 상기 부하 트랜지스터 활성영역에 전기적으로 접속된 하부 전원선; 및 상기 에스램 셀 영역의 상기 몰딩막 내에 제공되되, 상기 하부 층간절연막, 상기 더미 억세스 게이트 전극 및 상기 게이트 층간절연막을 관통하는 억세스 게이트 배선 콘택홀을 통하여 상기 메인 억세스 게이트 전극에 전기적으로 접속된 억세스게이트배선더포함하는것을특징으로 하는반도체 집적회로 소자. [청구항 21] 제 19 항에 있어서,상기 플래쉬 메모리 셀 영역의 상기 몰딩막 내에 제공된 플래쉬 메모리 비트라인을 더 포함하되, 상기 플래쉬 메모리 비트라인은 하부 층간절연막을 관통하는 비트라인 콘택홀을 통하여 상기 스트링 선택 게이트 패턴에 인접하면서 상기 접지 선택 게이트 패턴의 반대편에 위치한 상기 플래쉬 메모리 셀 활성영역에전기적접속된것을특징으로 하는반도체 집적회로 소자. [청구항 22] 제 19 항에 있어서,상기 플래쉬 메모리 셀 영역의 상기 몰딩막 내에 제공되되, 상기 하부 층간절연막, 상기 더미 스트링 선택 게이트 전극 및 상기 게이트 층간절연막을 관통하는 스트링 선택 게이트 배선 콘택홀을 통하여 상기 메인 스트링 선택 게이트 전극에 전기적으로 접속된 스트링 선택 게이트 배선; 및 상기 플래쉬 메모리 셀 영역의 상기 몰딩막 내에 제공되되, 상기 하부 층간절연막, 상기 더미 접지 선택 게이트 전극 및 상기 게이트 층간절연막을 관통하는 접지 선택 게이트 배선 콘택홀을 통하여 상기 메인 접지 선택 게이트 전극에 전기적으로 접속된접지 선택 게이트배선더포함하는것을특징으로 하는반도체 집적회로 소자. [청구항 23] 제 19 항에 있어서,상기 로직 회로 영역의 상기 몰딩막 내에 제공되되, 상기 하부 층간절연막, 상기 제1 더미 엔모스 게이트 전극 및 상기 게이트 층간절연막을 관통하는 제1 엔모스 게이트 배선 콘택홀을 통하여 상기 제1 메인 엔모스 게이트 전극에 전기적으로 접속된 제1 엔모스 게이트 배선; 상기 로직 회로 영역의 상기 몰딩막 내에 제공되되, 상기 하부 층간절연막, 상기 제1 더미 피모스 게이트 전극 및 상기 게이트 층간절연막을 관통하는 제1 피모스 게이트 배선 콘택홀을 통하여 상기 제1 메인 피모스 게이트 전극에 전기적으로 접속된 제1 피모스 게이트 배선; 상기 로직 회로 영역의 상기 몰딩막 내에 제공되되, 상기 하부 층간절연막, 상기 제2 더미 엔모스 게이트 전극 및 상기 게이트 층간절연막을 관통하는 제2 엔모스 게이트 배선 콘택홀을 통하여 상기 제2 메인 엔모스 게이트 전극에 전기적으로 접속된 제2 엔모스 게이트 배선; 및 상기 로직 회로 영역의 상기 몰딩막 내에 제공되되, 상기 하부 층간절연막, 상기 제2 더미 피모스 게이트 전극 및 상기 게이트 층간절연막을 관통하는 제2 피모스 게이트 배선 콘택홀을 통하여 상기 제2 메인 피모스 게이트 전극에 전기적으로 접속된제2피모스게이트배선더포함하는것을특징으로 하는반도체 집적회로 소자. [청구항 24] 제 19 항에 있어서,상기 몰딩막 상의 중간 층간절연막을 더 포함하는 것을특징으로 하는반도체 집적회로 소자. [청구항 25] 제 24 항에 있어서,상기 에스램셀 영역 내의 상기 중간 층간절연막 상에 제1 및 제2 에스램 셀 비트라인들을 더 포함하되, 상기 제1 및 제2 에스램 셀 비트라인들은 상기 억세스 게이트 패턴에 인접한 상기 억세스/구동 트랜지스터 활성영역의 양 단들에각각전기적접속된것을특징으로 하는반도체 집적회로 소자. [청구항 26] 제 24 항에 있어서,상기 에스램셀 영역 내의 상기 중간 층간절연막 상에 상부 전원선 및 상부 접지선을 더 포함하되, 상기 상부 전원선은 상기 제1 및 제2 공통 게이트 패턴들 사이의 상기 부하 트랜지스터 활성영역에 전기적으로 접속되고, 상기 상부 접지선은 상기 제1 및 제2 공통 게이트 패턴들 사이의 상기 억세스/구동 트랜지스터 활성영역에전기적접속된것을특징으로 하는반도체 집적회로 소자. [청구항 27] 제 24 항에 있어서,상기 플래쉬 메모리 셀 영역 내의 상기 중간 층간절연막 상에 접지선을 더 포함하되, 상기 접지선은 상기 접지 선택 게이트 패턴에 인접하고 상기 스트링 선택 게이트 패턴의 반대편에 위치한 상기 플래쉬 메모리 셀 활성영역에전기적접속된것을특징으로 하는반도체 집적회로 소자. [청구항 28] 제 24 항에 있어서,상기 로직 회로 영역 내의 상기 중간 층간절연막 상에로직 신호선들더포함하는것을특징으로 하는반도체 집적회로 소자.