트랜지스터와 그것을 사용한 반도체 메모리 document_id 1020047007756

[청구항 1] 대향하는 1쌍의 측면을 가지는 볼록부가 설치된 1 도전형 반도체 기판과, 상기 볼록부의 정상면상에 형성된 제 1 절연막과, 상기 볼록부를 끼우는 상기 반도체 기판의 표면에 형성된 1쌍의 반대 도전형 소스·드레인영역과, 상기 볼록부의 측면과 상기 소스·드레인영역을 덮는 제 2 절연막과, 상기 볼록부의 각 측면측에 설치되고, 상기 제 2 절연막을 거쳐 상기 측면과 소스·드레인영역에 대향하는 1쌍의 플로팅 게이트와, 상기 각 플로팅 게이트상에 형성된 제 3 절연막과, 상기 제 3 절연막을 거쳐 상기 각 플로팅 게이트와 대향하고, 또한 상기 제 1 절연막을 거쳐 상기 볼록부의 정상면과 대향하는 컨트롤 게이트를 구비하고, 상기 제 2 및 제 3 절연막은 상기 제 1 절연막에 비하여 정전용량이 커지도록 형성되어 있고, 상기 컨트롤 게이트와, 상기 소스·드레인영역 사이에, 상기 플로팅 게이트 중의 축적전하를 소거하기 위한 소거전압이 인가되고, 상기 컨트롤 게이트 또는 상기 소스·드레인영역을 향하여 소거전류가 흘러 상기 축적전하가 소거되는 것을 특징으로 하는 트랜지스터 [청구항 3] 제 2항에 있어서,상기 컬럼방향에 인접하는 셀 트랜지스터의 상기 소스·드레인영역이 공통이고, 로우방향에 인접하는 상기 셀 트랜지스터끼리가 상기 컨트롤 게이트를 공유하며, 또한 상기 셀 트랜지스터 사이의 상기 소스·드레인영역공유하는것을특징으로 하는반도체 메모리. [청구항 4] 대향하는 1쌍의 측면을 가지는 볼록부가 설치된 1 도전형 반도체 기판과, 상기 볼록부의 정상면상에 형성된 제 1 절연막과, 상기 볼록부를 끼우는 상기 반도체 기판의 표면에 형성된 1쌍의 반대 도전형 소스·드레인영역과, 상기 볼록부의 측면과 상기 소스·드레인영역을 덮는 제 2 절연막과, 상기 볼록부의 각 측면측에 설치되고, 상기 제 2 절연막을 거쳐 상기 측면과 소스·드레인영역에 대향하는 1쌍의 플로팅 게이트와, 상기 각 플로팅 게이트상에 형성된 제 3 절연막과, 상기 제 3 절연막을 거쳐 상기 각 플로팅 게이트와 대향하고, 또한 상기 제 1 절연막을 거쳐 상기 볼록부의 정상면과 대향하는 컨트롤 게이트를 구비하고, 상기 볼록부의 정상면과 대향하는 컨트롤 게이트에 의해, 상기 컨트롤 게이트에 대향하는 채널영역의 온·오프상태는 제어되고, 상기 컨트롤 게이트와 상기 소스·드레인영역 사이에 상기 플로팅 게이트 중의 축적전하를 과소거하기 위한 소거전압이 인가되어, 상기 플로팅 게이트에 축적된 전하가 실질적으로 0 이하의 상태가 되도록 플로팅 게이트 중의 축적전하가 과소거되는 것을 특징으로 하는 트랜지스터, [청구항 5] 제 4항에 있어서,과소거 후에, 상기 플로팅 게이트에의기록또는상기플로팅 게이트의판독행하는것을특징으로 하는트랜지스터. [청구항 6] 제 4항에 있어서,상기 컨트롤 게이트에 소거용 전압을 인가하는 기간을 소정 시간 유지함으로써과소거행하는것을특징으로 하는트랜지스터. [청구항 7] 제 4항에 있어서,상기 플로팅 게이트에 축적된 전하는, 파울러-노르드하임 전류를 사용하여 소거되고, 파울러-노르드하임 전류의 값이 소정치보다 적어질 때까지 플로팅 게이트에 축적된전하를과소거하는것을특징으로 하는트랜지스터. [청구항 8] 제 4항에 있어서,소거의 대상이 되는 플로팅 게이트 중, 적어도 데이터의 기록이 행하여져 있지 않은 플로팅 게이트에 대하여 전하를 주입하는전하주입동작행하는것을특징으로 하는트랜지스터. [청구항 9] 제 4항에 있어서,상기 플로팅 게이트에 대한 데이터의 기록을, 기록 가능한 기록전압치 중, 최소의 전압치 근방에 있는제2기록전압사용하여행하는것을특징으로 하는트랜지스터. [청구항 10] 제 4항에 있어서,상기 트랜지스터를 컬럼방향 및 로우방향으로복수배열하여이루어지는것을특징으로 하는반도체 메모리. [청구항 11] 제 10항에 있어서,상기 컬럼방향에 인접하는 셀 트랜지스터의 소스·드레인영역이 공통이고, 로우방향에 인접하는 셀 트랜지스터끼리가 컨트롤 게이트를 공유하고, 또한 셀 트랜지스터 사이의 소스·드레인영역공유하는것을특징으로 하는반도체 메모리. [청구항 12] 1 도전형 반도체 기판의 표층에 형성된 1쌍의 반대 도전형 소스·드레인영역과, 플로팅 게이트와, 컨트롤 게이트를 포함하고, 상기 플롤팅 게이트에 전하를 축적함으로써 데이터를 기억하는 것이 가능하고, 상기 플로팅 게이트는, 상기 소스· 드레인영역 사이에 있는 채널영역의 일부에만 대향하도록 설치되어 있는 트랜지스터에 있어서, 상기 컨트롤 게이트와, 소스·드레인영역 사이에, 상기 플로팅 게이트 중의 축적전하를 과소거하기 위한 소거전압이 인가되어 상기 플로팅 게이트에 축적된 전하가 실질적으로 0 이하의 상태가 되도록 과소거되는 것을 특징으로 하는 트랜지스터 [청구항 13] 제 12항에 있어서,과소거 후에, 상기 플로팅 게이트에의기록또는상기플로팅 게이트의판독행하는것을특징으로 하는트랜지스터. [청구항 14] 제 12항에 있어서,상기 컨트롤 게이트에 소거용 전압을 인가하는 기간을 소정 시간 유지함으로써과소거행하는것을특징으로 하는트랜지스터. [청구항 15] 제 12항에 있어서,상기 플로팅 게이트에 축적된 전하는, 파울러 노르드하임 전류를 사용하여 소거되고, 상기 파울러 노르드하임 전류의 값이 소정치보다 적어질 때까지 상기 플로팅 게이트에 축적된전하를과소거하는것을특징으로 하는트랜지스터. [청구항 16] 제 12항에 있어서,소거의 대상이 되는 상기 플로팅 게이트 중 적어도, 데이터의 기록이 행하여져 있지 않은 플로팅 게이트에 대하여 전하를 주입하는전하주입동작행하는것을특징으로 하는트랜지스터. [청구항 17] 제 12항에 있어서,상기 플로팅 게이트에의 데이터의 기록을 기록 가능한 기록 전압치 중, 최소의 전압치의 근방에 있는제2기록전압사용하여행하는것을특징으로 하는트랜지스터. [청구항 18] 제 12항에 있어서,상기 트랜지스터를 컬럼방향 및 로우방향에복수배열하여이루어지는것을특징으로 하는반도체 메모리. [청구항 19] 제 18항에 있어서,상기 컬럼방향에 인접하는 셀 트랜지스터의 상기 소스·드레인영역이 공통이고, 로우방향에 인접하는 상기 셀 트랜지스터끼리가, 상기 컨트롤 게이트를 공유하고, 또한 상기 셀 트랜지스터 사이의 상기 소스·드레인영역공유하는것을특징으로 하는반도체 메모리.