주파수 분할기 document_id 1020047012951

[청구항 9] 시간 기간에 대해서 다수의 클록 주파수들을 선형적으로 발생하는 클록 회로로서, 제 1 클록 신호를 발생하도록 구성된 제 1 회로와 상기 제 1 클록 신호의 펄스들의 시퀀스들을 카운트하도록 구성된 카운터, 상기 시퀀스들은 고정된 수의 펄스들을 포함하고; 그리고 제 2 클록 신호를 발생하는데 상기 제 1 클록 신호를 이용하도록 구성된 회로소자(circuitry) 를 포함하여 이루어지며, 상기 제 2 클록 신호는 다수의 클록 주파수들로 발생되며, 상기 다수의 클록 주파수들은 시작 클록 주파수, 하나 이상의 중간 클록 주파수들, 및 종료 클록 주파수를 포함하며, 상기 제 1 클록 신호의 선택된 펄스들을 생략시킴으로써, 상기 시작 클록 주파수로부터 상기 중간 클록 주파수들을 거쳐 상기 종료 클록 주파수로의 전이(transition)가 선형적으로 수행되며, 상기 선택된 펄스들은 상기 고정된 수의 펄스들 내에서의 상기 펄스들의 특정 카운트들에 대응하는 것 을 특징으로 하는 시간 기간에 대해서 다수의 클록 주파수들을 선형적으로 발생하는 클록 회로 [청구항 10] 제 9 항에 있어서,비트들의 패턴을 저장하도록 구성된 저장 요소를 더 포함하고, 상기 회로소자는 상기 저장 요소로부터의 값들의 시퀀스를 선택하는데 상기 제 1 클록 신호를 이용하도록 구성되는 것을 특징으로 하는 시간 기간에 대해서 다수의 클록 주파수들을 선형적발생하는클록 회로. [청구항 11] 제 10 항에 있어서,상기 저장 요소는 제 1 및 제 2 쉬프트 레지스터를 포함하고, 상기 회로소자는 교번적 방식으로 상기 레지스터들로부터 값들의 상기 시퀀스를 선택하도록 구성되는 것을 특징으로 하는 시간 기간에 대해서 다수의 클록 주파수들을 선형적발생하는클록 회로. [청구항 12] 제 9 항에 있어서,상기 회로소자는 상기 제 1 클록 신호의 상기 선택된 펄스들을 검출하도록 구성되는 것을 특징으로 하는 시간 기간에 대해서 다수의 클록 주파수들을 선형적발생하는클록 회로. [청구항 14] 제 11 항에 있어서,상기 제 1 회로는 상기 쉬프트 레지스터들을 기결정된 값들로 로드하도록 더 구성하는 것을 특징으로 하는 시간 기간에 대해서 다수의 클록 주파수들을 선형적발생하는클록 회로. [청구항 15] 제 14 항에 있어서,상기 제 1 회로는, 증가된 주파수의 상기 제 2 클록 신호를 발생하기 위하여, 선택된 시간들에서 상기 쉬프트 레지스터들의 컨탠츠들을 변경하도록 더 구성되는 것을 특징으로 하는 시간 기간에 대해서 다수의 클록 주파수들을 선형적발생하는클록 회로. [청구항 16] 제 14 항에 있어서,상기 제 1 회로는, 감소된 주파수의 상기 제 2 클록 신호를 발생하기 위하여, 선택된 시간들에서 상기 쉬프트 레지스터들의 컨탠츠들을 변경하도록 더 구성하는 것을 특징으로 하는 시간 기간에 대해서 다수의 클록 주파수들을 선형적발생하는클록 회로. [청구항 17] 제 9 항에 있어서,상기 클록 회로는 프로세서 내에 포함되는 것을 특징으로 하는 시간 기간에 대해서 다수의 클록 주파수들을 선형적발생하는클록 회로. [청구항 18] 기준 클록 신호를 발생하도록 구성된 기준 클록 발생기와; 그리고 클록 회로를 포함하는 프로세서를 포함하여 이루어지며, 상기 클록 회로는, 상기 기준 클록 신호를 수신하고, 상기 기준 클록 신호로부터 제 1 클록 신호를 발생하고, 상기 제 1 클록 신호의 펄스들의 시퀀스들을 카운트하고, 상기 시퀀스들은 고정된 수의 펄스들을 포함하며, 제 2 클록 신호를 발생하는데 상기 제 1 클록 신호를 이용하며, 상기 제 2 클록 신호는 다수의 클록 주파수들로 발생되며, 상기 다수의 클록 주파수들은 시작 클록 주파수, 하나 이상의 중간 클록 주파수들, 및 종료 클록 주파수를 포함하며, 상기 제 1 클록 신호의 선택된 펄스들을 생략시킴으로써, 상기 시작 클록 주파수로부터 상기 중간 클록 주파수들을 거쳐 상기 종료 클록 주파수로의 전이(transition)가 선형적으로 수행되며, 상기 제 1 클록 신호의 상기 선택된 펄스들을 검출하며, 상기 선택된 펄스들은 상기 고정된 수의 펄스들 내에서의 상기 펄스들의 특정 카운트들에 대응하는 것 을 특징으로 하는 시스템 [청구항 19] 제 18 항에 있어서,비트들의 패턴을 저장하도록 구성된 저장 요소를 더 포함하고, 여기서 상기 클록 회로는 상기 저장 요소로부터 값들의 시퀀스를 선택하는데 상기 제 1 클록 회로를 사용하도록구성되는것을특징으로 하는시스템. [청구항 20] 제 19 항에 있어서,상기 저장 요소는 제 1 및 제 2 쉬프트 레지스터를 포함하고, 상기 클록 회로는 상기 레지스터들로부터 값들의 상기 시퀀스를 교번적으로 선택하도록구성되는것을특징으로 하는시스템. [청구항 21] 제 18 항에 있어서,상기 클록 회로는 상기 제 1 클록 신호의 상기 선택된 펄스들을 검출하도록구성되는것을특징으로 하는시스템. [청구항 22] 제 20 항에 있어서,상기 클록 회로는 상기 쉬프트 레지스터들을 기결정된 값들로 로드하도록더구성하는것을특징으로 하는시스템. [청구항 23] 제 22 항에 있어서,상기 클록 회로는 증가된 주파수의 상기 제 2 클록 신호를 발생하기 위하여, 선택된 시간들에서 상기 레지스터들의 컨탠츠들을 변경하도록더구성되는것을특징으로 하는시스템. [청구항 24] 제 22 항에 있어서,상기 클록 회로는 감소된 주파수의 상기 제 2 클록 신호를 발생하기 위하여, 선택된 시간들에서 상기 레지스터들의 컨탠츠들을 변경하도록더구성되는것을특징으로 하는시스템. [청구항 25] 제 18 항에 있어서,상기 프로세서에 연결된 시스템 제어기를 더 포함하고, 상기 시스템 제어기는 상기 기준 클록 신호를 수신하도록연결되는것을특징으로 하는시스템. [청구항 26] 제 25 항에 있어서,상기 시스템 제어기는 메인 메모리, 그래픽 어뎁터및주변 버스제어기더연결되는것을특징으로 하는시스템.