셀 다이오드들을 채택하는 상변이 기억소자들 및 그 제조방법들 document_id 1020050015564

[청구항 2] 제 1 항에 있어서,상기 제1 도전형은 p형이고상기제2도전형인것을특징으로 하는상변이 기억소자. [청구항 3] 제 1 항에 있어서,상기 반도체 기판 및 상기 워드라인들 사이의 접촉면들은 상기 워드라인들에 인접한 상기 반도체 기판의 표면과 동일한높이갖는것을특징으로 하는상변이 기억소자. [청구항 4] 제 1 항에 있어서,상기 워드라인들 및 상기 반도체 기판 사이에 개재된 복수개의 버퍼 라인들을 더 포함하되, 상기 버퍼 라인들은 상기 반도체기판과 동일한 도전형을 갖고 상기 워드라인들 및 상기 버퍼 라인들 사이의 접촉면들은 상기 절연막 및 상기 반도체 기판 사이의 접촉면들보다 높은 것특징으로 하는상변이 기억소자. [청구항 5] 제 1 항에 있어서,상기 워드라인들은 상기 절연막에 의해 노출된 상기 반도체기판의 소정영역들을 씨드층으로 사용하여 성장된 반도체 패턴들이거나 고상 에피택시얼 기술을 사용하여 형성된반도체패턴들인것을특징으로 하는상변이 기억소자. [청구항 6] 제 1 항에 있어서,상기 제1 반도체 패턴들은 상기 절연막에 의해 노출된 상기 워드라인들의 소정영역들을 씨드층으로 사용하여 성장된 반도체 패턴들이고, 상기 제2 반도체 패턴들은 상기 제1 반도체 패턴들을 씨드층으로 사용하여 성장된반도체패턴들인것을특징으로 하는상변이 기억소자. [청구항 7] 제 1 항에 있어서,상기제1 및 제2 반도체 패턴들은 고상 에피택시얼 기술을 사용하여 형성된반도체패턴들인것을특징으로 하는상변이 기억소자. [청구항 8] 제 1 항에 있어서,상기 제1 반도체 패턴들은 상기 제2 반도체 패턴들 및 상기 워드라인들보다 낮은불순물 농도갖는것을특징으로 하는상변이 기억소자. [청구항 9] 제 1 항에 있어서,상기 상변이 물질 패턴들을 갖는 기판 상에 제공된 층간절연막; 및상기 층간절연막 상에 배치되고 상기 워드라인들을 가로지르는 복수개의 비트라인들을 더 포함하되, 상기 비트라인들은 상기 층간절연막을 관통하는 비트라인 콘택홀들을 통하여 상기 상변이 물질 패턴들에전기적접속된것을특징으로 하는상변이 기억소자. [청구항 10] 제 1 항에 있어서,상기 워드라인들, 상기 제1 반도체 패턴들 및 상기 제2 반도체 패턴들은단결정반도체들인것을특징으로 하는상변이 기억소자. [청구항 11] 제 1 항에 있어서,상기 워드라인들의 단부들(end portions)에 인접하도록 배치되되, 상기 반도체 기판 또는 상기 반도체 기판 상의 에피택시얼 반도체 바디 패턴에 형성된 제1 그룹의 스위칭 소자들 및 제2 그룹의 스위칭 소자들; 및평면도로부터 보여질 때 상기 워드라인들 사이에 배치되어 상기 스위칭 소자들을 각각 제어하는 복수개의 주 워드라인들(main word lines)을 더 포함하되,상기 제1 그룹의 스위칭 소자들은 상기 워드라인들중 홀수 번째의 워드라인들(odd word lines)에 각각 전기적으로 접속되고, 상기 제2 그룹의 스위칭 소자들은 상기 워드라인들중 짝수 번째의 워드라인들(even word lines)에각각전기적접속되는것을특징으로 하는상변이 기억소자. [청구항 12] 제 11 항에 있어서,상기제1 및 제2 그룹의 스위칭 소자들은 억세스 모스 트랜지스터들이되, 상기 주 워드라인들은 각각 상기 억세스 모스 트랜지스터들의 게이트 전극들에 전기적으로 접속되고 상기 워드라인들은 상기 억세스 모스 트랜지스터들의 드레인 영역들에각각전기적접속되는것을특징으로 하는상변이 기억소자. [청구항 13] 제 11 항에 있어서,상기 제2 반도체 패턴들 및 상기 상변이 물질 패턴들 사이에 개재되고 상기 절연막 내에 위치하는 복수개의 도전성 플러그들을 더 포함하되, 상기 주 워드라인들은상기도전성플러그들사이의영역들배치된것을특징으로 하는상변이 기억소자. [청구항 15] 제 14 항에 있어서,상기 제1 도전형은 p형이고상기제2도전형인것을특징으로 하는상변이 기억소자. [청구항 16] 제 14 항에 있어서,상기 반도체 기판 및 상기 워드라인들 사이의 접촉면들은 상기 반도체 기판 및 상기 하부 절연성 몰딩막 사이의 접촉면들과 동일한높이갖는것을특징으로 하는상변이 기억소자. [청구항 17] 제 14 항에 있어서,상기 워드라인들 및 상기 반도체 기판 사이에 개재된 복수개의 버퍼 라인들을 더 포함하되, 상기 버퍼 라인들은 상기 반도체기판과 동일한 도전형을 갖고 상기 워드라인들 및 상기 버퍼 라인들 사이의 접촉면들은 상기 하부 절연성 몰딩막 및 상기 반도체 기판 사이의 접촉면들보다 높은 것특징으로 하는상변이 기억소자. [청구항 18] 제 14 항에 있어서,상기 워드라인들은 상기 하부 개구부들에 의해 노출된 상기 반도체기판을 씨드층으로 사용하여 성장된 반도체 패턴들이거나 고상 에피택시얼 기술을 사용하여 형성된반도체패턴들인것을특징으로 하는상변이 기억소자. [청구항 19] 제 14 항에 있어서,상기 제1 반도체 패턴들은 상기 상부 개구부들에 의해 노출된 상기 워드라인들의 소정영역들을 씨드층으로 사용하여 성장된 반도체 패턴들이고, 상기 제2 반도체 패턴들은 상기 제1 반도체 패턴들을 씨드층으로 사용하여 성장된반도체패턴들인것을특징으로 하는상변이 기억소자. [청구항 20] 제 14 항에 있어서,상기제1 및 제2 반도체 패턴들은 고상 에피택시얼 기술을 사용하여 형성된반도체패턴들인것을특징으로 하는상변이 기억소자. [청구항 21] 제 14 항에 있어서,상기 제1 반도체 패턴들은 상기 제2 반도체 패턴들 및 상기 워드라인들보다 낮은불순물 농도갖는것을특징으로 하는상변이 기억소자. [청구항 22] 제 14 항에 있어서,상기 상변이 물질 패턴들을 갖는 기판 상에 제공된 층간절연막; 및상기 층간절연막 상에 배치되고 상기 워드라인들을 가로지르는 복수개의 비트라인들을 더 포함하되, 상기 비트라인들은 상기 층간절연막을 관통하는 비트라인 콘택홀들을 통하여 상기 상변이 물질 패턴들에전기적접속된것을특징으로 하는상변이 기억소자. [청구항 23] 제 14 항에 있어서,상기 워드라인들, 상기 제1 반도체 패턴들 및 상기 제2 반도체 패턴들은단결정반도체들인것을특징으로 하는상변이 기억소자. [청구항 24] 제 14 항에 있어서,상기 워드라인들의 단부들(end portions)에 인접하도록 배치되되, 상기 반도체 기판 또는 상기 반도체 기판 상의 에피택시얼 반도체 바디 패턴에 형성된 제1 그룹의 억세스 모스 트랜지스터들 및 제2 그룹의 억세스 모스 트랜지스터들; 및평면도로부터 보여질 때 상기 워드라인들 사이에 배치되어 상기 억세스 모스 트랜지스터들을 각각 제어하는 복수개의 주 워드라인들(main word lines)을 더 포함하되,상기 제1 그룹의 억세스 모스 트랜지스터들의 드레인 영역들은 상기 워드라인들중 홀수 번째의 워드라인들(odd word lines)에 각각 전기적으로 접속되고, 상기 제2 그룹의 억세스 모스 트랜지스터들의 드레인 영역들은 상기 워드라인들중 홀수 번째의 워드라인들(even word lines)에각각전기적접속되는것을특징으로 하는상변이 기억소자. [청구항 25] 제 24 항에 있어서,상기 주 워드라인들은 각각 상기 억세스 모스 트랜지스터들의 게이트 전극들에전기적접속되는것을특징으로 하는상변이 기억소자. [청구항 26] 제 24 항에 있어서,상기 주 워드라인들nan은상기반도체패턴들사이의영역들배치된것을특징으로 하는상변이 기억소자. [청구항 28] 제 27 항에 있어서,상기 제1 도전형은 p형이고상기제2도전형인것을특징으로 하는상변이 기억소자. [청구항 29] 제 27 항에 있어서,상기 반도체 기판 및 상기 워드라인들 사이의 접촉면들은 상기 반도체 기판 및 상기 제1 절연성 몰딩막 사이의 접촉면들과 동일한높이갖는것을특징으로 하는상변이 기억소자. [청구항 30] 제 27 항에 있어서,상기 워드라인들 및 상기 반도체 기판 사이에 개재된 복수개의 버퍼 라인들을 더 포함하되, 상기 버퍼 라인들은 상기 반도체기판과 동일한 도전형을 갖고 상기 워드라인들 및 상기 버퍼 라인들 사이의 접촉면들은 상기 제1 절연성 몰딩막 및 상기 반도체 기판 사이의 접촉면들보다 높은 것특징으로 하는상변이 기억소자. [청구항 31] 제 27 항에 있어서,상기 워드라인들은 상기 제1 개구부들에 의해 노출된 상기 반도체기판을 씨드층으로 사용하여 성장된 반도체 패턴들이거나 고상 에피택시얼 기술을 사용하여 형성된반도체패턴들인것을특징으로 하는상변이 기억소자. [청구항 32] 제 27 항에 있어서,상기 제1 반도체 패턴들은 상기 제2 개구부들에 의해 노출된 상기 워드라인들의 소정영역들을 씨드층으로 사용하여 성장된 반도체 패턴들이고, 상기 제2 반도체 패턴들은 상기 제1 반도체 패턴들을 씨드층으로 사용하여 성장된반도체패턴들인것을특징으로 하는상변이 기억소자. [청구항 33] 제 27 항에 있어서,상기제1 및 제2 반도체 패턴들은 고상 에피택시얼 기술을 사용하여 형성된반도체패턴들인것을특징으로 하는상변이 기억소자. [청구항 34] 제 27 항에 있어서,상기 제1 반도체 패턴들은 상기 제2 반도체 패턴들 및 상기 워드라인들보다 낮은불순물 농도갖는것을특징으로 하는상변이 기억소자. [청구항 35] 제 27 항에 있어서,상기 상변이 물질 패턴들을 갖는 기판 상에 제공된 층간절연막; 및상기 층간절연막 상에 배치되고 상기 워드라인들을 가로지르는 복수개의 비트라인들을 더 포함하되, 상기 비트라인들은 상기 층간절연막을 관통하는 비트라인 콘택홀들을 통하여 상기 상변이 물질 패턴들에전기적접속된것을특징으로 하는상변이 기억소자. [청구항 36] 제 27 항에 있어서,상기 워드라인들, 상기 제1 반도체 패턴들 및 상기 제2 반도체 패턴들은단결정반도체들인것을특징으로 하는상변이 기억소자. [청구항 37] 제 27 항에 있어서,상기 워드라인들의 양 단들에 인접하도록 배치되되, 상기 반도체 기판 또는 상기 반도체 기판 상의 에피택시얼 반도체 바디 패턴에 형성된 제1 그룹의 억세스 모스 트랜지스터들 및 제2 그룹의 억세스 모스 트랜지스터들; 및평면도로부터 보여질 때 상기 워드라인들 사이에 배치되어 상기 억세스 모스 트랜지스터들을 각각 제어하는 복수개의 주 워드라인들(main word lines)을 더 포함하되,상기 제1 그룹의 억세스 모스 트랜지스터들의 드레인 영역들은 상기 워드라인들중 홀수 번째의 워드라인들(odd word lines)에 각각 전기적으로 접속되고, 상기 제2 그룹의 억세스 모스 트랜지스터들의 드레인 영역들은 상기 워드라인들중 짝수 번째의 워드라인들(even word lines)에각각전기적접속되는것을특징으로 하는상변이 기억소자. [청구항 38] 제 37 항에 있어서,상기 주 워드라인들은 각각 상기 억세스 모스 트랜지스터들의 게이트 전극들에전기적접속되는것을특징으로 하는상변이 기억소자. [청구항 39] 제 37 항에 있어서,상기 주 워드라인들nan은상기반도체패턴들사이의영역들배치된것을특징으로 하는상변이 기억소자.