문맥 (context)
[청구항 7]
제 6항에 있어서,상기 제 1도전패턴과 상기 제 1도전성 보조패턴은 동일 막으로 패터닝된것을특징으로 하는반도체 웨이퍼.
[청구항 8]
제 6항에 있어서,상기 제 1도전패턴은 비트라인,플러그및금속배선중하나인것을특징으로 하는반도체 웨이퍼.
[청구항 9]
제 6항에 있어서,상기 제 1도전성 보조패턴은 상기 스크라이브라인 영역 상에적어도하나이상배열되는것을특징으로 하는반도체 웨이퍼.
[청구항 10]
제 6항에 있어서,상기 제 1도전성 보조패턴은 상기 스크라이브라인 영역 상에 상기 스크라이브라인 영역의 적어도 일부위를 덮는라인형태배치된것을특징으로 하는반도체 웨이퍼.
[청구항 11]
제 6항에 있어서,상기 제 1도전패턴을 갖는 웨이퍼의 상기 반도체 칩영역 상에 상기 제 1도전성 보조패턴을 포함한 스크라이브라인 영역을 노출시키는 제 2층간절연막과,상기 제 2층간절연막 및 제 1층간절연막을 관통하여 상기 반도체 칩영역과 전기적으로 연결되도록 배치된 제 2도전패턴 및 상기 제 1도전성 보조패턴 상부에 적층된 제 2도전성 보조패턴더 포함한반도체 웨이퍼.
[청구항 12]
제 11항에 있어서,상기 제 2도전패턴 및 상기 제 2도전성 보조패턴은 동일 막으로 패터닝된것을특징으로 하는반도체 웨이퍼.
[청구항 13]
제 11항에 있어서,상기 제 1도전패턴은 비트라인이고,상기제2도전패턴플러그인것을특징으로 하는반도체 웨이퍼.
[청구항 14]
제 11항에 있어서,상기 제 1도전패턴은 플러그이고,상기제2도전패턴금속배선인것을특징으로 하는반도체 웨이퍼.
[청구항 15]
제 11항에 있어서,상기 제1도전성 보조패턴 및 상기 제 2도전성 보조패턴은 상기 스크라이브라인 영역 상에적어도하나이상배열된것을특징으로 하는반도체 웨이퍼.
[청구항 17]
제 16항에 있어서,상기 비트라인과 상기 제1도전성 보조패턴은 동일 막으로 패터닝된것을특징으로 하는반도체 웨이퍼.
[청구항 18]
제 16항에 있어서,상기 매립 콘택 플러그와 상기 제 2도전성 보조패턴은 동일막으로 패터닝된것을특징으로 하는반도체 웨이퍼.
[청구항 19]
제 18항에 있어서,상기 매립 콘택 플러그와 상기 제 2도전성 보조패턴은금속막인것을특징으로 하는반도체 웨이퍼.
[청구항 20]
제 16항에 있어서,상기 커패시터를 가진 웨이퍼의 상기 반도체 칩영역 상에 상기 제 2도전성 보조패턴을 포함한 스크라이브라인 영역을 노출시키는 제 3층간절연막과,상기 제 3, 제 2 및 제 1층간절연막을 관통하여 상기 반도체 칩영역과 전기적으로 연결되도록 배치된 플러그 및 상기 제 2도전성 보조패턴 상부에 적층된 제 3도전성 보조패턴과,상기 제 3층간절연막 상에 플러그와 전기적으로 연결되도록 배치된 금속배선 및 상기 제 3도전성 보조패턴 상부에 적층된 제 4도전성 보조패턴더 포함한반도체 웨이퍼.
[청구항 21]
제 20항에 있어서,상기 플러그 및 상기 제 3도전성 보조패턴은 동일막으로 패터닝된것을특징으로 하는반도체 웨이퍼.
[청구항 22]
제 20항에 있어서,상기 금속배선 및 상기 제 4도전성 보조패턴은 동일막으로 패터닝된것을특징으로 하는반도체 웨이퍼.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
제 11항에 따른 반도체 웨이퍼에서 제 2도전패턴과 제 2도전성 보조패턴이 동일한 막으로 패터닝되어 구성되는 경우, 해당 구성 요소들은 무엇인가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation제 11항을 인용하는 청구항에서 제 2도전패턴과 제 2도전성 보조패턴이 동일한 막으로 패터닝될 때의 구성 요소를 찾는 것이다.
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2정보 추출
information_extraction제 11항과 제 12항의 내용을 확인하여 제 2도전패턴과 제 2도전성 보조패턴의 관계를 파악한다.
- 제 11항에 있어서,상기 제 2도전패턴 및 상기 제 2도전성 보조패턴은 동일 막으로 패터닝된것을특징으로 하는반도체 웨이퍼.
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3근거 선택
evidence_selection질문에서 요구하는 조건(제 11항에 따른, 동일 막으로 패터닝)이 명시된 청구항 12항을 근거로 선택한다.
- 상기 제 2도전패턴 및 상기 제 2도전성 보조패턴은 동일 막으로 패터닝된것을특징으로 하는반도체 웨이퍼.
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4논리 통합
logical_integration제 12항은 제 11항의 구성을 한정하며, 제 2도전패턴과 제 2도전성 보조패턴이 동일한 막으로 구성됨을 명시한다.
- 상기 제 2도전패턴 및 상기 제 2도전성 보조패턴은 동일 막으로 패터닝된것을특징으로 하는반도체 웨이퍼.
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5결론 도출
conclusion_formulation질문에서 묻는 구성 요소는 제 2도전패턴과 제 2도전성 보조패턴이다.
- 상기 제 2도전패턴 및 상기 제 2도전성 보조패턴
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6답변 생성
answer_generation추출된 구성 요소를 바탕으로 최종 답변을 작성한다.
- 상기 제 2도전패턴 및 상기 제 2도전성 보조패턴
최종 답변 (final_answer)
제 2도전패턴 및 제 2도전성 보조패턴
핵심 해석 (core_interpretation)
반도체 웨이퍼 제조 시 제 2도전패턴과 제 2도전성 보조패턴을 동일한 막으로 패터닝하여 구성하는 기술적 특징을 포함한다.