반도체 소자 및 그 형성 방법 document_id 1020050115640

[청구항 2] 제 1 항에 있어서,상기 핀의 제1 측벽과 상기 제1 게이트 라인 사이에 개재되되, 제1 전하트랩 절연막을 포함하는 제1 다층 절연막;상기 핀의 제2 측벽과 상기 제2 게이트 라인 사이에 개재되되, 제2 전하트랩 절연막을 포함하는 제2 다층 절연막; 및상기 제1 및 제2 비트 라인들 사이에 배치되어 상기 핀을 가로지르고 상기 채널 영역의 상부면을 덮는 절연성 라인 패턴을 더 포함하되, 상기 제1 및 제2 비트 라인들은 상기 절연성 라인 패턴의 양측벽각각 접촉하는반도체 소자. [청구항 3] 제 2 항에 있어서,상기 절연성 라인 패턴과 상기 채널 영역 사이에 개재된 캐핑 패턴을 더 포함하되,상기 제1 비트 라인은 상기 캐핑 패턴의 일측벽과 상기 층간절연 패턴으로 둘러싸여 상기 제1 불순물 확산층의 상부면을 노출시키는 제1 개구부를 채우고,상기 제2 비트 라인은 상기 제2 비트 라인은 상기 캐핑 패턴의 타측벽과 상기 층간절연 패턴으로 둘러싸여 상기 제2 불순물 확산층의 상부면을 노출시키는 제2 개구부채우는반도체 소자. [청구항 4] 제 3 항에 있어서,상기제1 및 제2 게이트 라인들은 위로 연장되어 상기 캐핑 패턴의 측벽들의 적어도 일부와 인접하고, 상기 제1 및 제2 불순물 확산층들의 상부면 위로 돌출되되,상기 제1 다층 절연막의 적어도 일부가 위로 연장되어 상기 제1 게이트 라인의 돌출부와 상기 제1 비트 라인 사이에 개재되고,상기 제2 다층 절연막의 적어도 일부가 위로 연장되어 상기 제2 게이트 라인의 돌출부와 상기 제2 비트 라인 사이개재되는반도체 소자. [청구항 5] 제 4 항에 있어서,상기 제1 개구부의 측벽과 상기 제1 비트 라인 사이, 및 상기 제2 개구부의 측벽과 상기 제2 비트 라인 사이에 개재된 절연 스페이서더 포함하는반도체 소자. [청구항 6] 제 2 항 내지 제 5 항 중에 어느 한 항에 있어서,상기제1 및 제2 불순물 확산층들에 각각 인접한 상기 제1 전하트랩 절연막의 제1 영역 및 제2 영역과, 상기 제1 및 제2 불순물 확산층들에 각각 인접한 상기 제2 전하트랩 절연막의 제3 영역 및 제4 영역 중에 선택된 적어도 하나는 데이타 저장 영역이고, 상기 제1, 제2, 제3 및 제4 영역들은 상기 채널 영역의 양측위치하는반도체 소자. [청구항 7] 제 2 항 내지 제 5 항 중에 어느 한 항에 있어서,상기 제1 다층 절연막은 상기 핀의 제1 측벽과 접촉하는 제1 터널 절연막, 및 상기 제1 게이트 라인과 접촉하는 제1 블로킹 절연막을 더 포함하고,상기 제2 다층 절연막은 상기 핀의 제2 측벽과 접촉하는 제2 터널 절연막, 및 상기 제2 게이트 라인과 접촉하는 제2 블로킹 절연막을 더 포함하되,상기 제1 전하트랩 절연막은 상기 제1 터널 절연막과 상기 제1 블로킹 절연막 사이에 개재되고, 상기 제2 전하트랩 절연막은 상기 제2 터널 절연막과 상기 제2 블로킹 절연막 사이개재되는반도체 소자. [청구항 8] 제 2 항 내지 제 5 항 중에 어느 한 항에 있어서,상기 핀의 하부면은 상기 기판과 접속하되,상기 핀의 측벽들의 아랫부분과 상기 핀 주변의 기판을 덮는 소자분리막을 더 포함하고, 상기 제1 및 제2 게이트 라인들은 상기 소자분리막 상배치되는반도체 소자. [청구항 9] 제 2 항 내지 제 5 항 중에 어느 한 항에 있어서,상기 기판 상에 배치된 매몰 절연막을 더 포함하되,상기 핀과, 상기 제1 및 제2 게이트 라인들은 상기 매몰 절연막 상배치되는반도체 소자. [청구항 10] 제 9 항에 있어서,상기제1 및 제2 불순물 확산층들의 하부면들은 상기 매몰 절연막의 상부면으로부터 위로이격된반도체 소자. [청구항 11] 제 1 항에 있어서,상기 핀과 기판 사이에 개재된 매몰 절연막;상기 핀의 제1 측벽과 상기 제1 게이트 라인 사이 및 상기 핀의 제2 측벽과 상기 제2 게이트 라인 사이에 개재된 게이트 절연막; 및상기 제1 및 제2 비트 라인들 사이에 배치되어 상기 핀을 가로지르고 상기 채널 영역의 상부면을 덮는 절연성 라인 패턴을 더 포함하되,상기 제1 및 제2 비트 라인들은 상기 절연성 라인 패턴의 양측벽에 각각 접촉하고, 상기 제1 및 제2 불순물 확산층들의 하부면들은 상기 매몰 절연막과 접촉하여 상기 채널 영역을 플로팅시키고, 상기 플로팅된 채널 영역이 데이타 저장영역인반도체 소자. [청구항 12] 제 11 항에 있어서,상기 매몰 절연막은 상기 기판의 전면을 덮고,상기 제1 및 제2 게이트 라인들은 상기 매몰 절연막 상에 배치되고,상기 절연성 라인 패턴의 상부면과 상기 제1및제2비트라인들의상부면들서로동일한높이인반도체 소자. [청구항 13] 제 12 항에 있어서,상기 절연성 라인 패턴과, 상기 채널 영역 사이에 개재된 캐핑 패턴을 더 포함하되,상기 제1 비트 라인은 상기 캐핑 패턴의 일측벽과 상기 층간절연 패턴으로 둘러싸여 상기 제1 불순물 확산층의 상부면을 노출시키는 제1 개구부를 채우고,상기 제2 비트 라인은 상기 제2 비트 라인은 상기 캐핑 패턴의 타측벽과 상기 층간절연 패턴으로 둘러싸여 상기 제2 불순물 확산층의 상부면을 노출시키는 제2 개구부채우는반도체 소자. [청구항 14] 제 13 항에 있어서,상기제1 및 제2 게이트 라인들은 위로 연장되어 상기 캐핑 패턴의 측벽들의 적어도 일부와 인접하고 상기 제1 및 제2 불순물 확산층들의 상부면 위로 돌출되되,상기 제1 및 제2 게이트 라인들의 돌출된 부분들과 상기 제1 및 제2 비트 라인들 사이에 개재된 절연체더 포함하는반도체 소자. [청구항 15] 제 14 항에 있어서,상기 절연체는 상기 제1 및 제2 게이트 라인들의 돌출된 부분의 상기 제1 및 제2 비트 라인들에 인접한 표면에 형성된 표면 절연층, 및 상기 제1 및 제2 개구부들의 측벽들에 형성된 절연성 스페이서중선택된적어도 하나인반도체 소자. [청구항 16] 제 11 항 내지 제 15 항 중에 어느 한 항에 있어서,상기제1 및 제2 게이트 라인들 중에 선택된 하나는 상기 채널 영역에 저장된 전하들에 인력(attractive force)을 제공하는 전압인가되는반도체 소자. [청구항 17] 제 11 항 내지 제 15 항 중에 어느 한 항에 있어서,상기 채널 영역의 상부면에 전기적으로 접속된 캐패시터더 포함하는반도체 소자. [청구항 18] 제 17 항에 있어서,상기 기판의 전면을 덮는 상부 층간절연막; 및상기 상부 층간절연막 및 상기 절연성 라인 패턴을 연속적으로 관통하여 상기 채널 영역의 상부면과 접속하는 매몰 콘택 플러그를 더 포함하되,상기 캐패시터는상기 상부 층간절연막 상에 배치되어 상기 매몰 콘택플러그와 접속하는 하부 전극, 상기 하부 전극의 표면을 덮는 유전막, 및 상기 유전막 상에 배치된 상부 전극포함하는반도체 소자. [청구항 19] 제 18 항에 있어서,상기 매몰 콘택 플러그와, 상기 제1 및 제2 비트 라인들 사이에 개재된절연성매몰스페이서더포함하는것을특징으로 하는반도체 소자.