소스 영역 하부에 매몰된 Ｐ-형 층들을 가지는 트랜지스터및 그 트랜지스터를 제조하는 방법 document_id 1020057009329

[청구항 1] 소오스, 드레인 및 상기 소오스 및 드레인 사이의 n-형 전도 채널층 상부에 있는 게이트를 포함하는 금속-반도체 전계-효과 트랜지스터(metal-semiconductor field-effect transistor:mesfet); 및 상기 소오스 하부에서 상기 드레인 방향으로 확장하는 한 끝단을 가지며, 상기 n-형 전도 채널 층으로부터 이격되어 전기적으로 상기 소오스에 연결되어 있는 p-형 전도 영역을 포함하는 단위 셀을 갖는 금속-반도체 전계-효과 트랜지스터 [청구항 2] 제1 항에 있어서,상기 게이트는 n-형전도채널층안확장하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 3] 제1 항에 있어서,상기 게이트는 제1 및 제2 측벽을 포함하며,상기 제1 측벽은 상기 게이트의 소오스 방면에 위치하고 상기 제2 측벽은 상기 게이트의 드레인 방면에 위치하여,상기 p-형 전도 영역이 상기 게이트의 제1 측벽을 지나쳐 확장하지 않고 상기 소오스의 하부에서부터상기게이트의제1측벽확장하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 4] 제1 항에 있어서,상기 게이트는 제1 및 제2 측벽을 포함하며,상기 제1 측벽은 상기 게이트의 소오스 방면에 위치하고 상기 제2 측벽은 상기 게이트의 드레인 방면에 위치하여,상기 p-형 전도 영역이 소오스 하부에서부터 상기 제1 측벽의 소오스 방향으로 상기 제1 측벽의 약 0.1 ~ 0.3 ㎛정도안확장하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 5] 제1 항에 있어서,상기 게이트는 제1 및 제2 측벽을 포함하며,상기 제1 측벽은 상기 게이트의 소오스 방면에 위치하고 상기 제2 측벽은 상기 게이트의 드레인 방면에 위치하여,상기 p-형 전도 영역이 상기 소오스의 하부에서부터 상기 게이트의 제2 측벽을 지나쳐 확장하지 않고상기게이트의상기제2측벽확장하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 6] 제1 항에 있어서,상기 게이트는 제1 및 제2 측벽을 가지며,상기 제1 측벽은 상기 게이트의 소오스 방면에 위치하고 상기 제2 측벽은 상기 게이트의 드레인 방면에 위치하여,상기 p-형 전도 영역이 상기 소오스 하부에서부터 상기 게이트의 제1및제2측벽들사이확장하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 7] 제1 항에 있어서,상기p-형 전도 영역이 드레인 컨택 하부에까지 확장함이 없이 소오스 컨택 및/또는소오스임플란트영역하부확장하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 8] 제1 항에 있어서,상기p-형 전도 영역이 드레인 임플란트 영역 하부에까지 확장함이 없이 상기 소오스 컨택 및/또는상기소오스임플란트영역하부확장하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터 [청구항 9] 제1 항에 있어서,상기 금속-반도체 전계-효과 트랜지스터는 실리콘 카바이드(sic) 기판을 더 포함하며,상기 p-형 전도 영역이 상기 실리콘 카바이드 기판 상부에 배치되어,n-형 전도 채널층이 n-형 전도 실리콘 카바이드(sic)를 포함하고 p-형 전도 채널층이 p-형전도실리콘 카바이드포함하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 10] 제1 항에 있어서,상기 금속-반도체 전계-효과 트랜지스터는 실리콘 카바이드 기판을 더 포함하며,상기 p-형 전도 영역의 적어도 일부분이실리콘 카바이드기판안배치되는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 11] 제9 항에 있어서,상기p-형 전도 영역은 상기 실리콘 카바이드(sic) 기판 안에 배치되고 상기 실리콘 카바이드 기판 안으로 약 0.4 ㎛정도확장하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 12] 제9 항에 있어서,상기p-형 전도 영역은 약 1.0 x 1018 ~ 1.0 x 1020 cm-3정도의캐리어농도가지는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 13] 제9 항에 있어서,상기n-형 전도 채널층은 상기 p-형 전도 영역 상부에 제1 n-형 전도 채널층 및 상기 제1 n-형 전도 채널층 상부에 제2 n-형전도채널층포함하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 14] 제13 항에 있어서,상기제1 n-형 전도 채널층은 약 3 x 1017cm-3 정도의 캐리어 농도를 가지며 상기 제2 n-형 전도 채널층은 약 1x 1016 cm-3정도의캐리어농도가지는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 15] 제14 항에 있어서,상기제1 n-형 전도 채널층은 약 0.28 ㎛ 정도의 두께를 가지며 상기 제2 n-형 전도 채널층은 약 900 å정도의두께가지는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 16] 제15 항에 있어서,상기p-형 전도 실리콘 카바이드 영역은 상기 실리콘 카바이드 기판 안에 있으며 상기 실리콘 카바이드 기판 안으로 약 0.4 ㎛정도확장하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 17] 제9 항에 있어서,상기n-형 전도 채널층은 제1, 제2 및 제3 n-형 전도 실리콘 카바이드 채널 층들을 포함하며, 상기 제1, 제2 및 제3 n-형 전도 채널층들은 각각의 제1, 제2및제3캐리어농도가지는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 18] 제9 항에 있어서,상기 금속-반도체 전계-효과 트랜지스터는 실리콘 카바이드 기판 상부에 버퍼층을 더 포함하며,상기 p-형 전도 영역이상기버퍼층안형성되는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 19] 제18 항에 있어서,상기 버퍼층은 약 2 ㎛정도의두께가지는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 20] 제19 항에 있어서,상기p-형 전도 영역은 상기 버퍼층 안으로 약 0.4 ㎛정도안확장하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 21] 제18 항에 있어서,상기 버퍼층은 약 0.5 x 1015 ~ 3 x 1015 cm-3 정도의 캐리어 농도를 가지는 p-형 전도 실리콘 카바이드, 약 5x 1014 cm-3 정도보다 적은 캐리어 농도를 가지는 n-형 전도 실리콘 카바이드 및 도핑되지 않은 실리콘 카바이드 중에적어도하나포함하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 22] 제1 항에 있어서,상기 금속-반도체 전계-효과 트랜지스터는 기판을 더 포함하며,상기 p-형 전도 영역이 상기 기판 상부에 배치되어,상기 기판은 n-형 전도 갈륨 아세나이드(gaas) 및 n-형 전도 갈륨 나이트라이드(gan) 중 적어도 하나를 포함하고,상기 n-형 전도 채널층은 n-형 전도 갈륨 아세나이드 및 n-형 전도 갈륨 나이트라이드 중 적어도 하나를 포함하며,상기 p-형 전도 영역은 p-형 전도 갈륨 아세나이드 및 p-형전도갈륨나이트라이드중적어도하나포함하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 23] 제1 항에 있어서,상기 소오스 및 드레인을 각각 정의하는 상기 n-형 채널층 상부에 제1 및 제2 컨택 저항들;상기 소오스 및 드레인 사이에 배치되어 상기 n-형 채널층을 노출시키고, 상기 게이트가 상기 채널층 안으로 확장하면서 내부에 배치되는 제 1 리세스;상기 p-형 전도 영역을 노출시키는 상기 소오스 근처에 컨택 비아홀; 및상기 노출된 p-형 전도 영역 상부에제3컨택저항더포함하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 24] 제23 항에 있어서,상기 드레인의 상기 제2 컨택 저항 상부에 제1 오버레이어 및 상기 소오스 및 상기 p-형 전도 영역의 노출된 부분 각각의 상기 제1 및 제3 컨택 저항들 상부에 제2 오버레이어를 더 포함하며,상기 제2 오버레이어는 전기적으로 상기 소오스의 상기 제1 컨택 저항을 상기 p-형 전도 영역의 노출된부분의제3컨택저항연결하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 25] 제23 항에 있어서,상기n-형 전도 채널층의 캐리어 농도 보다 더 큰 캐리어 농도를 가지는, 상기 소오스 및 드레인 하부의 n-형 전도 채널층 안에 임플란트된 실리콘 카바이드의 n-형 전도 영역들을 더 포함하며,상기 제1 및 제2 저항 컨택들이 상기 실리콘 카바이드의 n-형전도영역들상부배치되는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 26] 제25 항에 있어서,상기 임플란트된 실리콘 카바이드의 n-형 전도 영역은 약 1 x 1019 cm-3정도의캐리어농도가지는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 27] 제23 항에 있어서,상기제1, 제2 및 제3 컨택 저항들은니켈컨택들포함하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 28] 제1 항에 있어서,상기 소오스 및 드레인 각각을 정의하는 상기 n-형 채널층 상부의 제1 및 제2 컨택 저항들;제1 및 제2 측벽을 가지면서, 상기 n-형 채널층을 노출시키는 상기 소오스 및 드레인 사이의 제1 리세스;상기 제1 리세스의 상기 제1 및 제2 측벽 사이에 배치되고, 상기 게이트가 상기 n-형 전도 채널층 안으로 확장하면서 내부에 배치되는 제2 리세스;상기 p-형 전도 영역을 노츨시키는 상기 소오스 근처의 컨택 비아홀; 및상기 노출된 p-형 전도 영역 상부에제3컨택저항더포함하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 29] 제28 항에 있어서,상기n-형 전도 채널층은 제1 및 제2 전도 채널층을 포함하며,상기 제1 리세스는 상기 제1 n-형 전도 채널층을 통해 상기 제2 n-형 전도 채널층으로 확장하면서 상기 제2 n-형 전도 채널층을 노출시키며,상기 제2 리세스는 상기 제2 n-형전도영역안확장하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 30] 제29 항에 있어서,상기 제2 리세스는 상기 n-형 전도 영역 안으로 약 600 å정도확장하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 31] 제1 항에 있어서,상기p-형 전도 영역 및 상기 n-형 전도 채널층 사이에제2버퍼층더포함하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 32] 제31 항에 있어서,상기 제2 버퍼층은 p-형 실리콘 카바이드, n-형 실리콘 카바이드 및 도핑되지 않은실리콘 카바이드중적어도하나포함하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 33] 제31 항에 있어서,제2 버퍼층은 p-형 실리콘 카바이드를 포함하고 약 1.0 x 1016 ~ 5.0 x 1016 cm-3정도의캐리어농도가지는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 34] 제33 항에 있어서,상기 제2 버퍼층은 약 1.5 x 1016 cm-3정도의캐리어농도가지는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 35] 제31 항에 있어서,상기 제2 버퍼층은 약 0.5 ~ 1.0 ㎛정도의두께가지는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 36] 제31 항에 있어서,상기n-형 전도 채널층 및 상기 제2 버퍼층이 트랜지스터의 주변을 정의하고 상기 n-형 채널층 및 상기 제2 버퍼층을 통해 확장하는 측벽들을 가지는메사형성하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 37] 제36 항에 있어서,상기 메사의 측벽들은 p-형 전도 영역을 통해상기기판안확장하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 38] 제1 항에 있어서,상기 게이트는 상기 n-형 전도 채널층 상부에크로뮴의제1게이트층포함하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 39] 제38 항에 있어서,상기 게이트는 상기 제1 게이트층 상부에 오버레이어를 포함하며, 상기 오버레이어는 플래티늄및금포함하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 40] 제1 항에 있어서,상기 게이트는 상기 n-형 전도 채널층 상부에니켈의제1게이트층포함하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 41] 제40 항에 있어서,상기 게이트는 상기 제1 게이트층 상부에 오버레이어를 더 포함하며,상기 오버레이어는금포함하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 42] 제1 항에 있어서,상기 게이트는 약 0.4 ~ 0.7 ㎛정도의길이가지는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 43] 제1 항에 있어서,상기 소오스에서 상기 게이트까지의거리정도인것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 44] 제1 항에 있어서,상기 드레인에서 상기 게이트까지의거리정도인것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 45] 제1 항에 있어서,상기 금속-반도체 전계-효과 트랜지스터는 복수의 상기 단위 셀들을 포함하며,제1 게이트에서 제2 게이트까지의거리정도인것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 46] 소오스, 드레인 및 상기 소오스 및 드레인 사이의 n-형 전도 실리콘 카바이드(sic)의 채널층 상부에 위치하는 게이트를 가지는 실리콘 카바이드의 금속-반도체 전계-효과 트랜지스터; 및 상기 소오스 하부에서 상기 드레인 방향으로 확장하는 한 끝단을 가지며, 상기 n-형 전도 실리콘 카바이드 채널층으로부터 이격되어 전기적으로 상기 소오스에 연결되어 있는 p-형 전도 실리콘 카바이드 영역을 포함하는 단위 셀의 금속-반도체 전계-효과 트랜지스터(mesfet) [청구항 47] 제46 항에 있어서,상기 게이트가 상기 n-형전도실리콘 카바이드채널층확장하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터. [청구항 52] 제48 항에 있어서,상기 게이트는 제1 및 제2 측벽을 가지며,상기 제1 측벽은 상기 게이트의 소오스 방면에 위치하고 상기 제2 측벽은 상기 게이트의 드레인 방명에 위치하며; 및상기 p-형 전도 영역을 형성하는 방법은 상기 소오스 하부에서부터 상기 게이트의 제2 측벽을 지나쳐 확장하지 않고 상기 게이트의 제2 측벽까지 확장하는 p-형 전도 영역을 형성하는방법포함하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터의 형성 방법 [청구항 54] 제48 항에 있어서,상기p-형 전도 영역을 형성하는 방법은 드레인 컨택 하부에까지 확장함이 없이 소오스 컨택 및/또는 소오스 임플란트 영역 하부에서부터 확장하는 p-형 전도 영역을 형성하는방법포함하는것을특징으로 하는금속-반도체 전계-효과 트랜지스터의 형성 방법 [청구항 86] 소오스, 드레인 및 상기 소오스 및 드레인 사이의 반도체 재료의 제1 층 상부에 위치하는 게이트를 포함하는 트랜지스터; 및 상기 소오스 하부에 상기 드레인 방향으로 확장하는 한 끝단을 가지며 상기 반도체 재료의 제1 층상으로부터 이격되어 상기 소오스에 전기적으로 연결되고 있는 p-형 전도 영역을 포함하는 단위 셀의 트랜지스터 [청구항 87] 제86 항에 있어서,상기 게이트는상기반도체재료의제1층안확장하는것을특징으로 하는트랜지스터. [청구항 88] 제86 항에 있어서,상기 트랜지스터는 실리콘 카바이드(sic)트랜지스터포함하는것을특징으로 하는트랜지스터. [청구항 89] 제86 항에 있어서,상기 트랜지스터는 갈륨 아세나이드(gaas)에 기초된트랜지스터포함하는것을특징으로 하는트랜지스터. [청구항 90] 제86 항에 있어서,상기 트랜지스터는 알루미늄 갈륨 아세나이드(algaas)에 기초된트랜지스터더포함하는것을특징으로 하는트랜지스터. [청구항 91] 제86 항에 있어서,상기 트랜지스터는 갈륨 나이트라이드(gan)에 기초된트랜지스터포함하는것을특징으로 하는트랜지스터. [청구항 92] 제86 항에 있어서,상기 트랜지스터는 알루미늄 갈륨 나이트라이드(algan)에 기초된트랜지스터더포함하는것을특징으로 하는트랜지스터.