지연고정루프 document_id 1020060059891

[청구항 1] 외부클럭을 버퍼링하여 생성한 내부클럭을 제1 지연구간만큼 지연시키기 위해 다수의 지연소자를 구비하는 지연라인과 상기 지연라인의 출력신호를, 디램 내부에 포함된 지연요소의 모델링을 통해 설정되는 제2 지연구간만큼 지연시켜 피드백클럭을 생성하는 내부지연부와 상기 피드백클럭과 기준클럭의 위상차를 비교하여, 상기 위상차가 동작전압 하강에 의해 피드백클럭이 지연되는 구간보다 작은 경우 인에이블되는 인에이블 신호를 생성하여 출력하는 위상감지부와 상기 인에이블 신호에 응답하여, 상기 다수의 지연소자 중 선택된 적어도 하나의 지연소자에 대한 카운터 출력 신호를 조절하기 위한 제1 및 제2 제어신호를 생성하여 출력하는 지연구간 제어부와 상기 제1 및 제2 제어신호를 입력받아, 상기 선택된 적어도 하나의 지연소자에 대한 카운터 출력 신호를 생성하여 출력하는 카운터 및 상기 카운터 출력 신호를 디코딩하여 디코딩 신호를 생성하되, 상기 디코딩 신호는 상기 선택된 적어도 하나의 지연소자에 대한 인에이블을 결정하여, 상기 제1 지연구간을 조절할 수 있도록 설정되는 디코더를 포함하는 지연고정루프 [청구항 2] 제1항에 있어서,상기 위상감지부는상기 피드백클럭과 상기 기준클럭 입력받아, 입력된 클럭 간의 위상차를 비교하여 제1 위상비교신호를 생성하여 출력하는 제1 위상비교부와;상기 피드백클럭을 제3 지연구간만큼 지연시킨 클럭과 상기 기준클럭 입력받아, 입력된 클럭 간의 위상차를 비교하여 제2 위상비교신호를 생성하여 출력하는 제2 위상비교부 및;상기 제1 위상비교부의 출력신호를 버퍼링한 신호와 상기 제2 위상비교부의 출력신호를 입력받아 논리연산을 수행하여 상기 인에이블 신호를 생성하는논리부를포함하는지연고정루프. [청구항 3] 제2항에 있어서,상기 제1 위상비교부 및 제2 위상비교부는플립플롭구성되는것을특징으로 하는지연고정루프. [청구항 4] 제2항에 있어서,상기 논리부는논리곱연산수행하는것을특징으로 하는지연고정루프. [청구항 5] 제1항에 있어서,상기 지연구간 제어부는 상기 인에이블 신호 및 클럭신호를 입력받아 제1 내지 제3 설정신호를 생성하는 설정신호 생성부와;상기 제1 내지 제3 설정신호를 입력받아 개시신호를 생성하는 개시신호 생성부와;상기 개시신호에 응답하여 상기 클럭신호를 상기 설정신호 생성부에 전달하는 클럭신호 전달부 및;상기 개시신호 및 상기 제2 내지 제3 설정신호에 응답하여 제1 및 제2 제어신호를 생성하여 출력하는 제어신호 생성부포함하는지연고정루프. [청구항 6] 제5항에 있어서,상기 설정신호 생성부는직렬 연결되어, 상기 클럭신호에 동기하여 제1 내지 제3 설정신호를 생성하는 제 1 내지 제3 플립플롭으로 구성되되,상기 제1 플립플롭의 데이터입력단으로 상기 인에이블신호입력되는것을특징으로 하는지연고정루프. [청구항 7] 제6항에 있어서,상기 개시신호 생성부는 상기 제1 내지 제3 설정신호가 동일 레벨인 경우에만 인에이블되는 상기 개시신호를 생성하여출력하는것을특징으로 하는지연고정루프. [청구항 8] 제7항에 있어서,상기 개시신호 생성부는상기 제1 내지 제3 설정신호를 입력받아, 논리연산을 수행하는 제1 논리부와;상기 제1 내지 제3 설정신호를 입력받아, 논리연산을 수행하는 제2 논리부 및;상기 제1 논리부의 출력신호와 상기 제2 논리부의 출력신호를 입력받아, 논리연산을 수행하여 상기 개시신호를 생성하는제3논리부를포함하는지연고정루프. [청구항 9] 제8항에 있어서,상기 제1논리부는 논리합 연산을 수행하고, 상기 제2 및 제3 논리부는부정논리곱연산수행하는것을특징으로 하는지연고정루프. [청구항 10] 제5항에 있어서,상기 클럭신호 전달부는상기 개시신호와 상기 클럭신호를 버퍼링한 신호를 입력받아 논리연산을 수행하는 논리소자구비하는지연고정루프. [청구항 11] 제10항에 있어서,상기 논리소자는부정논리합연산수행하는것을특징으로 하는지연고정루프. [청구항 12] 제5항에 있어서,상기 제어신호 생성부는 상기 개시신호를 데이터 입력단으로 입력받고, 상기 클럭신호를 클럭입력단으로 입력받는 플리플롭과;상기 제2 및 제3 설정신호를 입력받아 논리연산을 수행하는 제1 논리부와;상기 플리플롭의 데이터 출력단으로부터의 신호와 상기 제1 논리부의 출력신호를 입력받아, 논리연산을 수행하여 제1 제어신호를 생성하는 제2 논리부 및;상기 플리플롭의 출력신호와 상기 제1 논리부의 출력신호를 입력받아, 논리연산을 수행하여 제2 제어신호를 생성하는제3논리부를포함하는지연고정루프. [청구항 13] 제12항에 있어서,상기 제1 논리부는 논리곱 연산을 수행하고, 제2 논리부는 부정논리합 연산을 수행하며, 제3 논리부는부정논리곱연산수행하는것을특징으로 하는지연고정루프. [청구항 14] 제1항에 있어서,상기 카운터는상기 제1 및 제2 제어신호와 입력신호에 응답하여 풀업 구동하는 풀업구동부 및;상기 제1 및 제2 제어신호와 상기 입력신호에 응답하여 풀다운 구동하는 풀다운구동부포함하는지연고정루프. [청구항 15] 제14항에 있어서,상기 풀업구동부는 전원전압단과 카운터 출력신호가 출력되는 제1 노드 사이에 직렬로 연결되어, 상기 제1 제어신호와 입력신호에 응답하여 상기 제1 노드를 풀업구동하는 제1 및 제2 풀업소자와;전원전압단과 상기 제1 노드 사이에 연결되어, 상기 제2 제어신호에 응답하여 상기 제1 노드를 풀업구동하는 제3 풀업소자포함하는지연고정루프. [청구항 16] 제15항에 있어서,상기 제1 내지 제3 풀업소자는 pmos트랜지스터인것을특징으로 하는지연고정루프. [청구항 17] 제14항에 있어서,상기 풀다운구동부는접지단과 상기 제1 노드 사이에 직렬로 연결되어, 상기 제2 제어신호와 입력신호에 응답하여 상기 제1 노드를 풀다운구동하는 제1 및 제2 풀다운소자와;접지단과 상기 제1 노드 사이에 연결되어, 상기 제1 제어신호에 응답하여 상기 제1 노드를 풀다운구동하는 제3 풀다운소자포함하는지연고정루프. [청구항 18] 제17항에 있어서,상기 제1 내지 제3 풀nan다운소자트랜지스터인것을특징으로 하는지연고정루프. [청구항 20] 제19항에 있어서,변지연부는상기 피드백클럭과 기준클럭의 위상차가 소정 구간 이내에 있는 경우 인에이블되는 인에이블 신호를 생성하여 출력하는 위상감지부 및;상기 인에이블 신호에 응답하여, 상기 다수의 지연소자 중 선택된 적어도 하나의 지연소자에 대한 카운터 출력 신호를 조절하기 위한 제1 및 제2 제어신호를 생성하여 출력하는 지연구간 제어부포함하는지연고정루프. [청구항 21] 제20항에 있어서,상기 위상감지부는상기 피드백클럭과 상기 기준클럭 입력받아, 입력된 클럭 간의 위상차를 비교하여 제1 위상비교신호를 생성하여 출력하는 제1 위상비교부와;상기 피드백클럭을 제3 지연구간만큼 지연시킨 클럭과 상기 기준클럭 입력받아, 입력된 클럭 간의 위상차를 비교하여 제2 위상비교신호를 생성하여 출력하는 제2 위상비교부 및;상기 제1 위상비교부의 출력신호를 버퍼링한 신호와 상기 제2 위상비교부의 출력신호를 입력받아 논리연산을 수행하여 상기 인에이블 신호를 생성하는논리부를포함하는지연고정루프. [청구항 22] 제21항에 있어서,상기 제1 위상비교부 및 제2 위상비교부는플립플롭구성되는것을특징으로 하는지연고정루프. [청구항 23] 제21항에 있어서,상기 논리부는논리곱연산수행하는것을특징으로 하는지연고정루프. [청구항 24] 제20항에 있어서,상기 지연구간 제어부는 상기 인에이블 신호 및 클럭신호를 입력받아 제1 내지 제3 설정신호를 생성하는 설정신호 생성부와;상기 제1 내지 제3 설정신호를 입력받아 개시신호를 생성하는 개시신호 생성부와;상기 개시신호에 응답하여 상기 클럭신호를 상기 설정신호 생성부에 전달하는 클럭신호 전달부 및;상기 개시신호 및 상기 제2 내지 제3 설정신호에 응답하여 제1 및 제2 제어신호를 생성하여 출력하는 제어신호 생성부포함하는지연고정루프. [청구항 25] 제24항에 있어서,상기 설정신호 생성부는직렬 연결되어, 상기 클럭신호에 동기하여 제1 내지 제3 설정신호를 생성하는 제 1 내지 제3 플립플롭으로 구성되되,상기 제1 플립플롭의 데이터입력단으로 상기 인에이블신호입력되는것을특징으로 하는지연고정루프. [청구항 26] 제25항에 있어서,상기 개시신호 생성부는 상기 제1 내지 제3 설정신호가 동일 레벨인 경우에만 인에이블되는 상기 개시신호를 생성하여출력하는것을특징으로 하는지연고정루프. [청구항 27] 제26항에 있어서,상기 개시신호 생성부는상기 제1 내지 제3 설정신호를 입력받아, 논리연산을 수행하는 제1 논리부와;상기 제1 내지 제3 설정신호를 입력받아, 논리연산을 수행하는 제2 논리부 및;상기 제1 논리부의 출력신호와 상기 제2 논리부의 출력신호를 입력받아, 논리연산을 수행하여 상기 개시신호를 생성하는제3논리부를포함하는지연고정루프. [청구항 28] 제27항에 있어서,상기 제1논리부는 논리합 연산을 수행하고, 상기 제2 및 제3 논리부는부정논리곱연산수행하는것을특징으로 하는지연고정루프. [청구항 29] 제24항에 있어서,상기 클럭신호 전달부는상기 개시신호와 상기 클럭신호를 버퍼링한 신호를 입력받아 논리연산을 수행하는 논리소자구비하는지연고정루프. [청구항 30] 제29항에 있어서,상기 논리소자는부정논리합연산수행하는것을특징으로 하는지연고정루프. [청구항 31] 제24항에 있어서,상기 제어신호 생성부는 상기 개시신호를 데이터 입력단으로 입력받고, 상기 클럭신호를 클럭입력단으로 입력받는 플리플롭과;상기 제2 및 제3 설정신호를 입력받아 논리연산을 수행하는 제1 논리부와;상기 플리플롭의 데이터 출력단으로부터의 신호와 상기 제1 논리부의 출력신호를 입력받아, 논리연산을 수행하여 제1 제어신호를 생성하는 제2 논리부 및;상기 플리플롭의 출력신호와 상기 제1 논리부의 출력신호를 입력받아, 논리연산을 수행하여 제2 제어신호를 생성하는제3논리부를포함하는지연고정루프. [청구항 32] 제31항에 있어서,상기 제1 논리부는 논리곱 연산을 수행하고, 제2 논리부는 부정논리합 연산을 수행하며, 제3 논리부는부정논리곱연산수행하는것을특징으로 하는지연고정루프.