센스앰프 기반의 플립플롭 및 그의 출력 지연시간 감소방법 document_id 1020060072906

[청구항 1] 클럭신호에 응답하여 동작하는, 센스앰프 기반의 플립플롭에 있어서 상기 클럭신호가 제1 레벨인 경우 제1 출력단으로 제2 레벨의 신호를 출력하며, 상기 클럭신호가 제2 레벨인 경우 상기 제1 출력단으로 입력신호 쌍에 대응되는 평가신호 쌍을 출력하는 제1 래치부 상기 제1 출력단으로부터 출력되는 상기 평가신호 쌍을 래치한 후, 제2 출력단으로 출력하는 제2 래치부 상기 제1 래치부의 전류 패싱 노드 쌍과 접지단 사이에 연결되고, 상기 클럭신호가 제1 레벨에서 제2 레벨로 천이하는 경우 턴온되어 상기 제1 래치부의 전류 패싱 노드 쌍의 전류를 상기 접지단으로 패싱하는 제1 및 제2 전류 패싱부; 및 상기 제1 및 제2 전류 패싱부로 인가되는 클럭신호가 서로 다른 딜레이량을 갖도록 하는 제1 및 제2 클럭신호 기울기 제어부를 구비함을 특징으로 하는 센스앰프 기반의 플립플롭 [청구항 2] 제1 항에 있어서,상기 제1 레벨은 논리 로우이며, 상기 제2 레벨은논리하이인것을특징으로 하는센스앰프 기반의 플립플롭. [청구항 3] 제2항에 있어서,상기 제1 래치부는,상기 클럭신호가 논리 로우인 경우 논리 하이로 되며, 상기 클럭신호가 논리 하이인 경우 제1 평가신호를 갖는 제1 노드, 및 상기 클럭신호가 논리 로우인 경우 논리 하이로 되며, 상기 클럭신호가 논리 하이인 경우 제2 평가신호를 갖는 제2 노드를 구비하고, 상기 제1 노드 및 제2 노드는 상기 제1 출력단이고 상기 제1 평가신호 및 상기 제2 평가신호는 상기 평가신호 쌍특징으로 하는센스앰프 기반의 플립플롭. [청구항 4] 제3항에 있어서,상기 제1 래치부는,전원전압단과 상기 제1 노드 사이에 배치되고 상기 클럭신호에 응답하여 턴온 또는 턴오프되는 제1 피모스 트랜지스터;상기 전원전압단과 상기 제1 노드 사이에 배치되고 상기 제2 노드에 게이트 단자가 연결된 제2 피모스 트랜지스터;상기 제1 노드와 제3 노드 사이에 배치되고 상기 제2 노드에 게이트 단자가 연결된 제1 엔모스 트랜지스터;상기 전원전압단과 상기 제2 노드 사이에 배치되고 상기 클럭신호에 응답하여 턴온 또는 턴오프되는 제3피모스 트랜지스터;상기 전원전압단과 상기 제2 노드 사이에 배치되고 상기 제1 노드에 게이트 단자가 연결된 제4 피모스 트랜지스터;상기 제2 노드와 제4 노드 사이에 배치되고 상기 제1 노드에 게이트 단자가 연결된 제2 엔모스 트랜지스터;상기 제3 노드와 제5 노드 사이에 배치되고 상기 입력신호 쌍 중 하나인 제1 입력신호에 의해 제어되는 제3 엔모스 트랜지스터;상기 제4 노드와 상기 제5 노드 사이에 배치되고 상기 입력신호 쌍 중 다른 하나인 제2 입력 신호에 의해 제어되는 제4 엔모스 트랜지스터; 및상기 제5 노드와 접지단 사이에 배치되고 상기 클럭신호에 응답하여 턴온 또는 턴오프되는제5엔모스 트랜지스터구비함을특징으로 하는센스앰프 기반의 플립플롭. [청구항 5] 제4항에 있어서,상기 제3 노드 및 상기 제4 노드는 상기 제1 래치부의 전류 패싱 노드 쌍특징으로 하는센스앰프 기반의 플립플롭. [청구항 6] 제5항에 있어서,상기 제1 전류 패싱부는 상기 제1 클럭신호 기울기 제어부의 출력신호에 의해 제어되는제6엔모스 트랜지스터구비함을특징으로 하는센스앰프 기반의 플립플롭. [청구항 7] 제6항에 있어서,상기 제2 전류 패싱부는 상기 제2 클럭신호 기울기 제어부의 출력신호에 의해 제어되는제7엔모스 트랜지스터구비함을특징으로 하는센스앰프 기반의 플립플롭. [청구항 8] 제6항에 있어서,상기 제1 클럭신호 기울기 제어부는, 제8 엔모스 트랜지스터는 상기 제1 입력신호에 의해 제어되고 제5 피모스 트랜지스터는 상기 제2 입력 신호에 의해 제어되는제1트랜스미션게이트구비함을특징으로 하는센스앰프 기반의 플립플롭. [청구항 9] 제7항에 있어서,상기 제2 클럭신호 기울기 제어부는, 제9 엔모스 트랜지스터는 상기 제2 입력 신호에 의해 제어되고 제6 피모스 트랜지스터는 상기 제1 입력 신호에 의해 제어되는제2트랜스미션게이트구비함을특징으로 하는센스앰프 기반의 플립플롭. [청구항 10] 클럭신호에 응답하여 동작하고, 상기 클럭신호가 논리 하이인 경우에 입력신호 쌍을 감지 및 증폭하여 그에 대응되는 출력신호 쌍을 생성하는 센스앰프 회로에 있어서 하나는 전원전압단과 제1 노드 사이에 배치되고 다른 하나는 상기 전원전압단과 제2 노드 사이에 배치되며, 상기 클럭신호가 논리 로우인 경우 상기 제1 노드 및 상기 제2 노드가 논리 하이로 프리챠지되도록 하는 한 쌍의 프리챠지 인에이블부 상기 제1 노드와 상기 제2 노드 사이에 연결되어 상기 클럭신호가 논리 하이인 경우 상기 입력신호 쌍에 대응되는 출력신호 쌍을 래치하는 래치부 상기 래치부의 전류 패싱 노드 쌍에 연결되고 상기 입력신호 쌍을 수신하는 데이터 입력 트랜지스터 쌍 상기 래치부의 전류 패싱 노드 쌍과 접지단 사이에 연결되고, 상기 클럭신호가 논리 로우에서 논리 하이로 천이하는 경우 턴온되어 상기 래치부의 전류 패싱 노드 쌍의 전류를 상기 접지단으로 패싱하는 제1 및 제2 전류 패싱부 상기 데이터 입력 트랜지스터 쌍의 공통 소스단과 접지단 사이에 배치되고, 상기 클럭신호에 의해 제어됨으로써 상기 공통 소스단의 전류를 상기 접지단으로 패싱하는 제3 전류 패싱부; 및 상기 제1 및 제2 전류 패싱부로 인가되는 클럭신호가 서로 다른 딜레이량을 갖도록 하는 제1 및 제2 클럭신호 기울기 제어부를 구비함을 특징으로 하는 센스앰프 회로 [청구항 11] 제10항에 있어서,상기 래치부는 상기 제1 노드를 출력단으로 하고 상기 제2 노드를 입력단으로 하는 제1 인버터와, 상기 제1 노드를 입력단으로 하고 상기 제2 노드를 출력단으로 하는제2인버터구비함을특징으로 하는센스앰프 회로. [청구항 12] 제11항에 있어서,상기 래치부는, 상기 클럭신호가 논리 로우인 경우 논리 하이로 프리챠지되며, 상기 클럭신호가 논리 하이인 경우 제1 평가신호를 갖는 상기 제1 노드와, 상기 클럭신호가 논리 로우인 경우 논리 하이로 되며, 상기 클럭신호가 논리 로우인 경우 제2 평가신호를 갖는 제2 노드를 구비하고,상기 제1 평가신호 및 상기 제2 평가신호는 상기 입력신호 쌍에 대응되는 출력신호 쌍특징으로 하는센스앰프 회로. [청구항 13] 제12항에 있어서,상기 제1 전류 패싱부는 상기 제1 클럭신호 기울기 제어부의 출력 신호에 의해 제어되는엔모스 트랜지스터구비함을특징으로 하는센스앰프 회로. [청구항 14] 제13항에 있어서,상기 제2 전류 패싱부는 상기 제2 클럭신호 기울기 제어부의 출력신호에 의해 제어되는엔모스 트랜지스터구비함을특징으로 하는센스앰프 회로. [청구항 15] 제14항에 있어서,상기 제3 전류 패싱부는 상기 클럭신호가 논리 하이인 경우에 턴온되고 상기 클럭신호가 논리 로우인 경우에 턴오프되는 엔모스 트랜지스터특징으로 하는센스앰프 회로. [청구항 16] 제15항에 있어서,상기 제1 클럭신호 기울기 제어부는, 상기 입력신호 쌍 중 하나인 제1 입력신호에 의해 제어되는 엔모스 트랜지스터와 상기 입력신호 쌍 중 다른 하나인 제2 입력신호에 의해 제어되는 피모스 트랜지스터를 포함하는제1트랜스미션게이트구비함을특징으로 하는센스앰프 회로. [청구항 17] 제16항에 있어서,상기 제2 클럭신호 기울기 제어부는, 상기 제2 입력신호에 의해 제어되는 엔모스 트랜지스터와 상기 제1 입력신호에 의해 제어되는 피모스 트랜지스터를 포함하는제2트랜스미션게이트구비함을특징으로 하는센스앰프 회로.