동적 백게이트 바이어싱을 갖는 부트스트랩 다이오드이뮬레이터 document_id 1020067009351

[청구항 1] 하프-브릿지 스위칭 회로 - 상기 스위칭 회로는 a)부하 노드에서 토템 폴 구성으로 서로 접속되는 하위측 및 상위측 트랜지스터들과, 여기서 상기 하위측 및 상위측 트랜지스터들은 각각 게이트 노드들을 구비하며 b)상기 하위측 및 상위측 트랜지스터들의 상기 게이트 노드들에 전기적으로 연결되는 구동회로와, 여기서 상기 구동회로는 적어도 하나의 제어 입력에 의해 제어가능하며 c)하위측 공급 노드에 하위측 전압을 공급하는 하위측 전원과 그리고 d)상위측 공급 노드와 상기 부호 노드 사이에 연결되는 부트스트랩 캐패시터를 포함하며 - 에 사용하기 위한 부트스트랩 다이오드 이뮬레이터 회로로서 게이트, 백게이트, 소스, 및 드레인을 구비한 ldmos 트랜지스터와, 여기서 상기 ldmos 트랜지스터의 상기 드레인은 상기 상위측 공급 노드에 연결되고, 상기 ldmos 트랜지스터의 상기 소스는 상기 하위측 공급 노드에 연결되며 상기 ldmos 트랜지스터의 상기 게이트에 전기적으로 연결되는 게이트 제어 회로와; 그리고 상기 ldmos 트랜지스터의 상기 백게이트에 전기적으로 연결되는 동적 백게이트 바이어싱 회로를 포함하며, 상기 게이트 제어 회로는 적어도 하나의 제어 입력에 따라 상기 ldmos 트랜지스터를 턴온하도록 동작하고 그리고 상기 동적 백게이트 바이어싱 회로는 상기 ldmos 트랜지스터가 턴온된 때, 상기 ldmos 트랜지스터의 상기 드레인의 전압에 근 접하지만 이보다 약간 작은 전압을 상기 ldmos 트랜지스터의 상기 백게이트에 인가함으로써 상기 ldmos 트랜지스터의 상기 백게이트를 동적으로 바이어싱하도록 동작하는 것을 특징으로 하는 부트스트랩 다이오드 이뮬레이터 회로 [청구항 2] 제 1항에 있어서,상기 하위측 및 상위측 트랜지스터들은 fet 디바이스들과 igbt디바이스들중하나포함하는것을특징으로 하는부트스트랩 다이오드 이뮬레이터 회로. [청구항 3] 제 1항에 있어서,상기 구동회로는 각각 상기 하위측 및 상위측 트랜지스터들의 상기 게이트 노드들에 연결되는하위측및상위측구동회로들포함하는것을특징으로 하는부트스트랩 다이오드 이뮬레이터 회로. [청구항 4] 제 3항에 있어서,적어도 하나의 제어 입력은 상위측 제어 입력과 하위측 제어 입력을 포함하고, 상기 상위측 구동회로는 상기 상위측 제어 입력에 의해 제어가능하며, 상기 하위측 구동회로는 상기 하위측 제어 입력에 의해제어가능한것을특징으로 하는부트스트랩 다이오드 이뮬레이터 회로. [청구항 5] 제 1항에 있어서,상기 게이트 제어 회로는:각각 소스, 드레인, 및 게이트 노드들을 구비한 제 1 및 제 2 트랜지스터들과, 여기서 상기 제 1 트랜지스터의 상기 소스는 제 1 노드에서 상기 제 2 트랜지스터의 상기 드레인에 연결되고, 상기 제 1 트랜지스터의 상기 드레인은 상기 ldmos 트랜지스터의 상기 게이트에 연결되고, 상기 제 2 트랜지스터의 상기 소스는 하위측 리턴 노드에 연결되며;소스, 드레인, 및 게이트 노드들을 구비하는 제 3 트랜지스터와, 여기서 상기 제 3 트랜지스터의 상기 드레인은 상기 제 1 노드에 연결되고, 상기 제 2 트랜지스터의 상기 소스는 상기 하위측 공급 노드에 연결되며;소스, 드레인, 및 게이트 노드들을 구비한 제 4 트랜지스터와, 여기서 상기 제 4 트랜지스터의 상기 드레인은 상기 ldmos 트랜지스터의 상기 백게이트에 연결되며, 상기 제 4 트랜지스터의 상기 소스는 상기 하위측 리턴 노드에 연결되며, 입력 및 출력을 구비한 제 1 인버터와, 여기서 상기 제 1 인버터의 상기 입력은 상기 하위측 제어 입력에 연결되고, 상기 제 1 인버터의 상기 출력은 상기 제 1, 제 2, 제 3, 및 제 4 트랜지스터들의 상기 게이트들에 연결되며;제 1 및 제 2 단자들을 구비한 캐패시터와, 여기서 상기 캐패시터의 상기 제 1 단자는 상기 ldmos 트랜지스터의 상기 게이트에 연결되며;입력 및 출력을 구비한 제 2 인버터와, 여기서 상기 제 2 인버터의 상기 출력은 상기 캐패시터의 상기 제 2 단자에 연결되며;소스, 드레인, 및 게이트 노드들을 구비한 제 5 트랜지스터와, 여기서 상기 제 5 트랜지스터의 상기 드레인은 상기 제 2 인버터의 상기 입력에 연결되며, 상기 제 5 트랜지스터의 상기 소스는 상기 하위측 공급 노드에 연결되며, 상기 제 5 트랜지스터의 상기 게이트는 상기 제 1 노드에 연결되며; 그리고제 1 및 제 2 단자들을 구비한 제 1 전류원을 포함하며, 상기 제 1 전류원의 상기 제 1 단자는 상기 제 2 인버터의 상기 입력에 연결되고, 상기 제 1 전류원의 상기 제 2 단자는상기하위측리턴노드연결되는것을특징으로 하는부트스트랩 다이오드 이뮬레이터 회로. [청구항 6] 제 1항에 있어서,상기 동적 백게이트 바이어싱 회로는:소스, 드레인, 및 게이트 노드들을 구비한 제 1 트랜지스터와, 여기서 상기 게이트 노드는 인버터를 통해 상기 하위측 제어 입력에 연결되며, 상기 제 1 트랜지스터의 상기 소스는 하위측 리턴 노드에 연결되며;소스, 드레인, 게이트, 및 백게이트 노드들을 구비한 제 2 트랜지스터와, 여기서 상기 제 2 트랜지스터의 상기 게이트는 상기 제 1 트랜지스터의 상기 드레인에 연결되며, 상기 제 2 트랜지스터의 상기 백게이트는 상기 ldmos 트랜지스터의 상기 백게이트에 연결되며, 상기 제 2 트랜지스터의 상기 드레인은 상기 하위측 공급 노드에 연결되며;제 1 및 제 2 단자들을 구비한 제 1 전류원과, 여기서 상기 제 1 전류원의 상기 제 1 단자는 상기 제 2 트랜지스터의 상기 소스에 연결되며, 상기 제 1 전류원의 상기 제 2 단자는 상기 하위측 리턴 노드에 연결되며;소스, 드레인, 게이트, 및 백게이트 노드들을 구비한 제 3 트랜지스터와, 여기서 상기 제 3 트랜지스터의 상기 소스는 상기 제 2 트랜지스터의 상기 게이트에 연결되며, 상기 제 3 트랜지스터의 상기 게이트는 상기 ldmos 트랜지스터의 상기 게이트에 연결되며, 상기 제 3 트랜지스터의 상기 드레인은 상기 ldmos 트랜지스터의 상기 드레인에 연결되며;제 1 및 제 2 단자들을 구비한 제 2 전류원과, 여기서 상기 제 2 전류원의 상기 제 1 단자는 상기 제 3 트랜지스터의 상기 소스에 연결되며, 상기 제 2 전류원의 상기 제 2 단자는 상기 하위측 리턴 노드에 연결되며; 그리고베이스, 이미터, 및 콜렉터 노드들을 구비한 pnp 기생 트랜지스터를 포함하며, 상기 기생 트랜지스터의 상기 베이스는 상기 ldmos 트랜지스터의 상기 드레인에 연결되며, 상기 기생 트랜지스터의 상기 이미터는 상기 ldmos 트랜지스터의 상기 백게이트에 연결되며, 상기 기생 트랜지스터의 상기 콜렉터는상기하위측리턴노드연결되는것을특징으로 하는부트스트랩 다이오드 이뮬레이터 회로. [청구항 7] 부하 노드에서 토템폴 구성으로 서로 전기적으로 접속된 하위측 및 상위측 트랜지스터들 - 상기 하위측 및 상위측 트랜지스터들은 각각 게이트 노드들을 구비하며, 상위측 공급 노드와 상기 부하 노드 사이에 부트스트랩 캐패시터가 전기적으로 연결되며 - 을 제어하는 하프-브릿지 스위칭 회로로서 상기 하위측 및 상위측 트랜지스터들의 상기 게이트 노드들에 전기적으로 연결되는 구동회로와, 여기서 상기 구동회로는 적어도 하나의 제어 입력에 의해 제어가능하며 하위측 공급 노드에 하위측 전압을 공급하는 하위측 전원과; 그리고 상기 하위측 공급 노드에 연결됨과 아울러 소스, 게이트, 드레인, 및 백게이트 노드들을 구비한 ldmos를 포함하는 부트스트랩 다이오드 이뮬레이터 회로를 포함하며, 상기 ldmos 트랜지스터는, 상기 하위측 구동회로가 동작될 때, 상기 하위측 전압과 동일한 전압을 상기 상위측 공급 노드에 공급하도록 제어가능하며, 상기 부트스트랩 다이오드 이뮬레이터는 상기 ldmos 트랜지스터의 상기 드레인 노드의 전압에 근접하지만 이보다 약간 작은 전압을 상기 ldmos 트랜지스터의 상기 백게이트에 인가함으로써 상기 ldmos 트랜지스터의 상기 백게이트 노드를 동적으로 바이어싱하도록 동작하는 것을 특징으로 하는 하프-브릿지 스위칭 회로 [청구항 8] 제 7항에 있어서,상기 하위측 및 상위측 트랜지스터들은 fet 디바이스들과 igbt디바이스들중하나포함하는것을특징으로 하는하프-브릿지 스위칭 회로. [청구항 9] 제 7항에 있어서,상기 구동회로는 각각 상기 하위측 및 상위측 트랜지스터들의 상기 게이트 노드들에 연결되는하위측및상위측구동회로들포함하는것을특징으로 하는하프-브릿지 스위칭 회로. [청구항 10] 제 9항에 있어서,적어도 하나의 제어 입력은 상위측 제어 입력과 하위측 제어 입력을 포함하고, 상기 상위측 구동 회로는 상기 상위측 제어 입력에 의해 제어가능하며, 상기 하위측 구동 회로는 상기 하위측 제어 입력에 의해제어가능한것을특징으로 하는하프-브릿지 스위칭 회로. [청구항 11] 제 7항에 있어서,상기 부트스트랩 다이오드 이뮬레이터는 상기 적어도 하나의 제어 입력에 따라 상기 ldmos 트랜지스터를 턴온하도록 동작하는 게이트 제어 회로를 더 포함하며, 상기 게이트 제어 회로는:각각 소스, 드레인, 및 게이트 노드들을 구비한 제 1 및 제 2 트랜지스터들과, 여기서 상기 제 1 트랜지스터의 상기 소스는 제 1 노드에서 상기 제 2 트랜지스터의 상기 드레인에 연결되고, 상기 제 1 트랜지스터의 상기 드레인은 상기 ldmos 트랜지스터의 상기 게이트에 연결되고, 상기 제 2 트랜지스터의 상기 소스는 하위측 리턴 노드에 연결되며;소스, 드레인, 및 게이트 노드들을 구비하는 제 3 트랜지스터와, 여기서 상기 제 3 트랜지스터의 상기 드레인은 상기 제 1 노드에 연결되고, 상기 제 2 트랜지스터의 상기 소스는 상기 하위측 공급 노드에 연결되며;소스, 드레인, 및 게이트 노드들을 구비한 제 4 트랜지스터와, 여기서 상기 제 4 트랜지스터의 상기 드레인은 상기 ldmos 트랜지스터의 상기 백게이트에 연결되며, 상기 제 4 트랜지스터의 상기 소스는 상기 하위측 리턴 노드에 연결되며, 입력 및 출력을 구비한 제 1 인버터와, 여기서 상기 제 1 인버터의 상기 입력은 상기 하위측 제어 입력에 연결되고, 상기 제 1 인버터의 상기 출력은 상기 제 1, 제 2, 제 3, 및 제 4 트랜지스터들의 상기 게이트들에 연결되며;제 1 및 제 2 단자들을 구비한 캐패시터와, 여기서 상기 캐패시터의 상기 제 1 단자는 상기 ldmos 트랜지스터의 상기 게이트에 연결되며;입력 및 출력을 구비한 제 2 인버터와, 여기서 상기 제 2 인버터의 상기 출력은 상기 캐패시터의 상기 제 2 단자에 연결되며;소스, 드레인, 및 게이트 노드들을 구비한 제 5 트랜지스터와, 여기서 상기 제 5 트랜지스터의 상기 드레인은 상기 제 2 인버터의 상기 입력에 연결되며, 상기 제 5 트랜지스터의 상기 소스는 상기 하위측 공급 노드에 연결되며, 상기 제 5 트랜지스터의 상기 게이트는 상기 제 1 노드에 연결되며; 그리고제 1 및 제 2 단자들을 구비한 제 1 전류원을 포함하며, 상기 제 1 전류원의 상기 제 1 단자는 상기 제 2 인버터의 상기 입력에 연결되고, 상기 제 1 전류원의 상기 제 2 단자는상기하위측리턴노드연결되는것을특징으로 하는하프-브릿지 스위칭 회로. [청구항 12] 제 7항에 있어서,상기 부트스트랩 다이오드 이뮬레이터는 상기 ldmos 트랜지스터가 턴온된 때, 상기 ldmos 트랜지스터의 상기 드레인의 전압에 근접하지만 이보다 약간 작은 전압을 상기 ldmos 트랜지스터의 상기 백게이트에 인가함으로써 상기 ldmos 트랜지스터의 상기 백게이트를 동적으로 바이어싱하도록 동작하는 동적 백게이트 바이어싱 회로를 포함하며, 상기 동적 백게이트 바이어싱 회로는:소스, 드레인, 및 게이트 노드들을 구비한 제 1 트랜지스터와, 여기서 상기 게이트 노드는 인버터를 통해 상기 하위측 제어 입력에 연결되며, 상기 제 1 트랜지스터의 상기 소스는 하위측 리턴 노드에 연결되며;소스, 드레인, 게이트, 및 백게이트 노드들을 구비한 제 2 트랜지스터와, 여기서 상기 제 2 트랜지스터의 상기 게이트는 상기 제 1 트랜지스터의 상기 드레인에 연결되며, 상기 제 2 트랜지스터의 상기 백게이트는 상기 ldmos 트랜지스터의 상기 백게이트에 연결되며, 상기 제 2 트랜지스터의 상기 드레인은 상기 하위측 공급 노드에 연결되며;제 1 및 제 2 단자들을 구비한 제 1 전류원과, 여기서 상기 제 1 전류원의 상기 제 1 단자는 상기 제 2 트랜지스터의 상기 소스에 연결되며, 상기 제 1 전류원의 상기 제 2 단자는 상기 하위측 리턴 노드에 연결되며;소스, 드레인, 게이트, 및 백게이트 노드들을 구비한 제 3 트랜지스터와, 여기서 상기 제 3 트랜지스터의 상기 소스는 상기 제 2 트랜지스터의 상기 게이트에 연결되며, 상기 제 3 트랜지스터의 상기 게이트는 상기 ldmos 트랜지스터의 상기 게이트에 연결되며, 상기 제 3 트랜지스터의 상기 드레인은 상기 ldmos 트랜지스터의 상기 드레인에 연결되며;제 1 및 제 2 단자들을 구비한 제 2 전류원과, 여기서 상기 제 2 전류원의 상기 제 1 단자는 상기 제 3 트랜지스터의 상기 소스에 연결되며, 상기 제 2 전류원의 상기 제 2 단자는 상기 하위측 리턴 노드에 연결되며; 그리고베이스, 이미터, 및 콜렉터 노드들을 구비한 pnp 기생 트랜지스터를 포함하며, 상기 기생 트랜지스터의 상기 베이스는 상기 ldmos 트랜지스터의 상기 드레인에 연결되며, 상기 기생 트랜지스터의 상기 이미터는 상기 ldmos 트랜지스터의 상기 백게이트에 연결되며, 상기 기생 트랜지스터의 상기 콜렉터는상기하위측리턴노드연결되는것을특징으로 하는하프-브릿지 스위칭 회로.