3차원구조 메모리 document_id 1020067012803

[청구항 2] 제 1항에 있어서,상기 집적회로들을 상호연결하기 위해 상기 인접한 기판들 사이를 접착할 때 형성된수직적상호연결부더포함하는것을특징으로 하는집적회로 구조. [청구항 3] 제 1항에 있어서,연속되는 처리 단계들에서 상기 집적회로들을 상호연결하기 위해 상기 인접한 접착된 기판들 사이에 형성된수직적상호연결부더포함하는것을특징으로 하는집적회로 구조. [청구항 23] 제 22항에 있어서,상기 회로는 저스트레스유전체형성된것을특징으로 하는회로. [청구항 24] 제 23항에 있어서,스트레스 유전체는 적어도 하나의 실리콘다이옥사이드 유전체이며, 5 x 108 dynes/㎠의스트레스갖는것을특징으로 하는회로. [청구항 25] 제 23항에 있어서,스트레스 유전체는텐사일인것을특징으로 하는회로. [청구항 26] 제 22항에 있어서,적어도 하나의 모노리딕 기판들 중의 적어도 하나의 주요부가 제거되며, 상기 적어도 하나의 모노리딕 기판들의 주요부가 상기 회로의 구적적 결합을 유지하면서 제거될 수있는것을특징으로 하는회로. [청구항 28] 제 27항에 있어서,상기 제어기는 상기 메모리 셀들 중의 어느 것이 결함이 있는 지를 결정하기 위해 상기 메모리 셀들을 검사하며, 상기 제어기는 상기 검출된 결함있는 메모리 셀들로 하여금 상기 데이터 라인들에 데이터 값을 부여하도록 상기 게이트 라인들에게 기준을 제거하는 것임을 특징으로 하는 온칩(on-chip) 재구성가능한적층 메모리. [청구항 29] 제 27항에 있어서,게이트 라인들이 상기 검출된 결함있는 메모리 셀들로 하여금 상기 데이터 라인들에 데이터 값들을 부여하도록 할 때, 데이터 라인들로부터의 데이터 값들의 사용을 방지하기 위한 프로그램가능한 로직을 더 포함하는 것을 특징으로 하는 온칩(on-chip) 재구성가능한적층 메모리. [청구항 30] 제 27항에 있어서,상기 메모리 셀들은 물리적인 순서로 물리적인 공간내에 배열되며, 논리적인 순서로 어드레스 공간내에 배열되며, 적어도 하나의 메모리 셀의 물리적인 순서는 그 메모리 셀의 논리적 순서와 다른 것을 특징으로 하는 온칩(on-chip) 재구성가능한적층 메모리. [청구항 31] 제 27항에 있어서,상기 메모리 셀들에 대한 상기 제어기의 검사와 함께 상기 재구성가능한 메모리의 상기 제어기 부분의 외부적 검사는 상기 재구성가능한 메모리의 완전한 기능성 검사를 달성하는 것을 특징으로 하는 온칩(on-chip) 재구성가능한적층 메모리. [청구항 32] 제 27항에 있어서,상기 메모리 셀에 대한 상기 제어기의 검사는 상기 재구성가능한 메모리의 상기 메모리 셀들에 대한 외부적 검사를 감소시키거나 제거하는 것을 특징으로 하는 온칩(on-chip) 재구성가능한적층 메모리. [청구항 33] 제 27항에 있어서,상기 저장된 메모리의 논리적 순서를 변경하는 것은, 적어도 하나의 결함있는 게이트 라인의 사용을 방지하는 단계와, 상기 결함있는 게이트 라인을 사용하여 어드레스된 메모리 셀들에 대한 기준들을 여분의 게이트 라인을 사용하여 어드레스된 메모리 셀들을 여분(spare)으로 하기 위한 기준들로 대체하는 단계를 포함하는 것을 특징으로 하는 온칩(on-chip) 재구성가능한적층 메모리. [청구항 34] 제 27항에 있어서,상기 저장된 메모리의 논리적 순서를 변경하는 것은, 대체함이 없이 적어도 하나의 결함있는 게이트 라인의 사용을 방지하는 단계를 포함함으로써, 유용한 메모리 저장의 양을 감소시키는 것을 특징으로 하는 온칩(on-chip) 재구성가능한적층 메모리. [청구항 35] 제 27항에 있어서,에러 보정 코드 발생회로를 더 포함하는 것을 특징으로 하는 온칩(on-chip) 재구성가능한적층 메모리. [청구항 43] 제 42항에 있어서,상기 집적회로 메모리는단일집적회로및3차원집적회로중의적어도하나상형성된것을특징으로 하는온칩 집적회로 메모리. [청구항 44] 제 42항에 있어서,결함있는 메모리 위치들을 확인하기 위해 상기 집적회로 메모리를 검사하기 위한, 상기 집적회로 메모리 내에 제공된검사회로더포함하는것을특징으로 하는온칩 집적회로 메모리. [청구항 45] 제 42항에 있어서,에러 보정 코드 발생회로를 더 포함하는 것을특징으로 하는온칩 집적회로 메모리. [청구항 47] 제 46항에 있어서,에러 보정 코드 발생회로를 더 포함하는 것을 특징으로 하는 온칩 재구성가능한집적회로 메모리. [청구항 49] 제 48항에 있어서,상기 메모리는 단일 집적회로 및 3차원 집적회로 중의 적어도 하나 상에 형성된 것을 특징으로 하는 온칩 재구성가능한메모리. [청구항 50] 제 48항에 있어서,에러 보정 코드 발생회로를 더 포함하는 것을 특징으로 하는 온칩 재구성가능한메모리. [청구항 52] 제 51항에 있어서,상기 제1 집적회로 및 상기 제2 집적회로는로직집적회로및메모리집적회로중의하나포함하는것을특징으로 하는적층 집적회로. [청구항 53] 제 52항에 있어서,에러 보정 코드 발생회로를 더 포함하는 것을특징으로 하는적층 집적회로. [청구항 54] 제 51항에 있어서,제1 플렉시블 기판 상의 회로를 제2 플렉시블 기판 상의 회로에 연결하는복수개의상호연결부더포함하는것을특징으로 하는적층 집적회로. [청구항 56] 제 55항에 있어서,상기 제2 기판은 적어도 하나의 플렉시블 기판이며,50마이크론이하의두께갖는것을특징으로 하는집적회로. [청구항 57] 제 55항에 있어서,상기 제2 기판 상에 형성된 회로는 능동 회로 및 수동 회로 중의 적어도 하나특징으로 하는집적회로. [청구항 58] 제 55항에 있어서,상기 제1 기판은 그 위에 회로를 갖는 기판특징으로 하는집적회로. [청구항 59] 제 58항에 있어서,상기 제1 기판 상에 형성된 회로는 능동 회로 및 수동 회로 중의 적어도 하나특징으로 하는집적회로. [청구항 60] 제 55항에 있어서,상기 제1 기판 및 제2 기판 중의 적어도 하나는마이크로프로세서포함하는것을특징으로 하는집적회로. [청구항 61] 제 55항에 있어서,상기 제1 기판 및 제2 기판 중의 적어도 하나는 그 위에 메모리 회로를 갖는 기판이며, 상기 제1 기판 및 제2 기판 중의 적어도 하나는, 그 위에 메모리 회로를 갖는 상기 기판에 대하여 검사를 수행하는, 그 위에 로직 회로를 갖는 기판특징으로 하는집적회로. [청구항 62] 제 55항에 있어서,정보 처리가 상기 제1 기판 및 상기 제2 기판의 회로들 사이에서 전달되는데이터수행되는것을특징으로 하는집적회로. [청구항 63] 제 55항에 있어서,복수개의 메모리 셀들, 복수개의 데이터 라인들 및 복수개의 게이트 라인들을 포함하는 메모리 어레이로서, 각 메모리 저장 셀은 데이터 값을 저장하며 상기 게이트 라인들 중의 하나로부터의 게이트 제어 신호를 수용하는 것에 대응하여 상기 복수개의 데이터 라인들 중의 하나에 상기 데이터 값을 부여하기 위한 회로를 포함하는, 상기 메모리 어레이;상기 게이트 라인들에 어드레스들을 매핑하기 위한 수단을 포함하며, 어드레스를 수용하는 것에 대응하여 게이트 제어 신호를 발생시키기 위한 회로; 및상기 복수개의 메모리 셀들 중의 하나가 결함이 있는 지를 결정하며, 상기 결함있는 복수개의 메모리 셀들 중의 하나로 기준을 제거하기 위해 상기 매핑을 변경하는 제어기;를 더 포함하는 것을 특징하는집적회로. [청구항 64] 제 55항에 있어서,로직 회로가 위에 형성된 적어도 하나의 제어기 기판;메모리 회로가 위에 형성된 적어도 하나의 메모리 기판;각 메모리 기판 상에 있는 복수개의 데이터 라인들 및 복수개의 게이트 라인들;상기 각 메모리 층 상에 있는 메모리 셀들의 어레이로서, 상기 각 메로리 셀은 데이터값을 저장하고 상기 복수개의 게이트 라인들 중의 하나를 선택하는 것에 대응하여 상기 복수개의 데이터 라인들 중의 하나에 상기 데이터값을 부여하기 위한 회로를 포함하는, 상기 메모리 셀들의 어레이;게이트 라인이 메모리 동작을 할 수 있도록 하는 게이트 라인 선택회로로서, 상기 게이트 라인 선택회로는 상기 복수개의 게이트 라인들 중의 적어도 하나에 대한 어드레스 할당을 수용하기 위한 프로그램가능한 게이트들을 포함하며, 상기 복수개의 게이트 라인들 중의 어느 것을 결정하기 위한 상기 어드레스 할당들이 각 프로그램된 어드레스 할당을 위해 선택되는, 상기 게이트 라인 선택회로; 및 상기 메모리 셀들 중의 적어도 하나가 결함이 있는 지를 결정하고, 상기 복수개의 게이트 라인들의 상기 어드레스 할당을 상기 결함있는 메모리 셀로 하여금 상기 복수개의 데이터 라인들 중의 하나에 데이터 값을 부여하도록 하는 상기 게이트 라인에 대한 기준을 제거하도록 변경하기 위한 상기 제어기 기판 로직포함하는집적회로. [청구항 65] 제 64항에 있어서,상기 제어기 기판 로직은,상기 메모리 셀 어레이 중의 하나가 결함이 있는지 여부를 주기적으로 결정하기 위해 메모리 셀들의 어레이를 검사하고, 검출된 결함있는 메모리 셀들로 하여금 상기 복수개의 데이터 라인들에 데이터 값들을 부여하도록 하는 게이트 라인들에 대한 어드레스 할당들에서기준제거하는것을특징으로 하는집적회로. [청구항 66] 제 64항에 있어서,게이트 라인들이 검출된 결함있는 메모리 셀들로 하여금 상기 복수개의 데이터 라인들에 데이터 값을 부여하도록 할 때 상기 복수개의 데이터 라인들로부터의 데이터 값들의 사용을 방지하기 위한 프로그램가능한로직더포함하는것을특징으로 하는집적회로. [청구항 67] 제 64항에 있어서,로리 셀들이 물리적 순서로 물리적 공간내에 배열되며, 논리적 순서로 어드레스 공간내에 배열되며, 적어도 하나의 메모리 셀의 물리적 순서가 적어도 하나의 메모리 셀의 논리적 순서와 다른 것특징으로 하는집적회로. [청구항 68] 제 64항에 있어서,적어도 하나의 제어기 기판의 로직 회로는 외부 수단에 의해 검사되며,상기 적어도 하나의 메모리 기판의 메모리 셀들의 어레이는 상기 적어도 하나의 제어기 기판의 상기 로직 회로에 의해 검사되며, 상기 검사는 상기 메모리 셀들의 어레이의 본질적 부분에 대한기능적검사달성하는것을특징으로 하는집적회로. [청구항 69] 제 64항에 있어서,적어도 하나의 제어기 기판의 로직 회로는 상기 메모리 셀들의 어레이의 본질적 부분에 대한기능적검사수행하는것을특징으로 하는집적회로. [청구항 70] 제 64항에 있어서,상기 제어기 기판 로직은,적어도 하나의 결함있는 게이트 라인의 사용을 방지하고,상기 결함있는 게이트 라인을 사용하여 어드레스된 메모리 셀들에 대한 기준들을 여분의 게이트 라인을 사용하여 어드레스된 메모리 셀들을 여분으로 하는 기준들로 대체하도록구성되는것을특징으로 하는집적회로. [청구항 71] 제 64항에 있어서,상기 제어기 기판 로직은 적어도 하나의 결함있는 게이트 라인의 사용을 방지하도록구성된것을특징으로 하는집적회로. [청구항 72] 제 64항에 있어서,적어도 하나의 제어기 기판의 로직 회로는 상기 적어도 하나의 메모리 기판의 메모리 셀들의 어레이에 대한 모든기능적검사수행하는것을특징으로 하는집적회로. [청구항 73] 제 55항에 있어서,상기 제1 기판은 비반도체물질인것을특징으로 하는집적회로. [청구항 74] 제 55항에 있어서,상기 제1 기판 및 상기 제2 기판 중의 적어도 하나는, 가상의 메모리 관리, ecc(error code correction), 간접 어드레싱, 컨텐트 어드레싱, 데이터 컴프레션, 데이터 디컴프레션, 그래픽 가속, 오디오 인코딩, 오디오 디코딩, 비디오 인코딩, 비디오 디코딩, 음성인식, 필기인식, 전력관리 및 데이터 베이스 처리로 구성된 그룹으로부터의 적어도 하나의 기능을 수행하기 위해 그 위에 형성된로직회로갖는것을특징으로 하는집적회로.