반도체 소자 및 그 제조방법 document_id 1020070000279

[청구항 2] 제1항에 있어서,상기 단층 도전막 패턴은 제1 도전막 패턴을 포함하고, 상기 삼층 도전막 패턴은 상기 제1 도전막 패턴 및 제2 도전막 패턴이 적층되되 상기 제1 도전막 패턴 및 상기 제2 도전막 패턴 사이에 일함수 조절막 패턴개재된반도체 소자. [청구항 3] 제2항에 있어서,상기 일함수 조절막 패턴은 1 ~ 30å 의두께인반도체 소자. [청구항 4] 제3항에 있어서,상기 삼층 도전막 패턴의 전체 두께는 50 내지 200å 의두께인반도체 소자. [청구항 5] 제2항에 있어서,상기nmos 게이트는 상기 삼층 도전막 패턴을 포함하고, 상기 일함수 조절막은 실리콘 산화막, 실리콘 질화막, 알루미늄, 및 이트륨으로 이루어진 군으로부터 선택된 적어도 하나포함하는도전막, 이들의 산화막, 이들의 질화막 또는 이들의 산질화막인 반도체 소자. [청구항 6] 제2항에 있어서,상기pmos 게이트는 상기 삼층 도전막 패턴을 포함하고, 상기 일함수 조절막은 란탄 계열의 물질포함하는반도체 소자. [청구항 7] 제6항에 있어서,상기 란탄 계열의 물질은 ce, pr, nd, gd, tb, dy, er, 또는 eu이고,상기 일함수 조절막은 상기 란탄 계열의 물질단독으로 이루어진금속막, 이들의 산화막, 이들의 질화막, 또는 이들의 산질화막인 반도체 소자. [청구항 8] 제2항에 있어서,상기 제1 도전막은 상기 일함수 조절막 및 상기 제2 도전막과 서로 다른식각 선택비갖는물질로 이루어진반도체 소자. [청구항 9] 제8항에 있어서,상기 제2 도전막 및 상기 일함수 조절막은 상기 제1 도전막불산 용액에 대한습식 식각 선택비가 높은 반도체 소자. [청구항 10] 제1항에 있어서,상기nmos 게이트에 포함된 상기 단층 도전막 패턴 또는 상기 삼층 도전막 패턴은 일함수가 4.0 내지인반도체 소자. [청구항 11] 제1항에 있어서,상기pmos 게이트에 포함된 상기 단층 도전막 패턴 또는 상기 삼층 도전막 패턴은 일함수가 4.8 내지인반도체 소자. [청구항 12] 제1항에 있어서,상기nmos 게이트 및 상기 pmos 게이트는 각각 상기 단층 도전막 패턴 또는 상기 삼층 도전막 패턴 상에 형성된 게이트 전극용 도전막 패턴포함하는반도체 소자. [청구항 13] 제1항에 있어서,상기 게이트 절연막은 실리콘 산화막, hf, zr, al, ti, la, y, gd, ta으로 이루어진 군으로부터 선택된 어느 하나의 금속을 포함하는 산화막, 알루미네이트막 또는 실리케이트막포함하는반도체 소자. [청구항 15] 제14항에 있어서,상기 제2층은 1 ~ 30å 의두께인반도체 소자. [청구항 16] 제15항에 있어서,상기 삼층 도전막 패턴의 전체 두께는 50 내지 200å 의두께인반도체 소자. [청구항 17] 제14항에 있어서,상기 제1층은 상기 제2층 및 상기 제3층과 서로 다른식각 선택비갖는물질로 이루어진반도체 소자. [청구항 18] 제14항에 있어서,상기 제2층 및 상기 제3층은 상기 제1층불산 용액에 대한습식 식각 선택비가 높은 반도체 소자. [청구항 19] 제14항에 있어서,상기 단층 도전막 패턴 및 상기 삼층 도전막 패턴 상에 폴리실리콘막 패턴각각 포함하는반도체 소자. [청구항 20] 제14항에 있어서,상기 게이트 절연막은 실리콘 산화막, hf, zr, al, ti, la, y, gd, ta으로 이루어진 군으로부터 선택된 어느 하나의 금속을 포함하는 산화막, 알루미네이트막 또는 실리케이트막포함하는반도체 소자. [청구항 22] 제21항에 있어서,상기 제2층은 1 ~ 30å 의두께인반도체 소자. [청구항 23] 제21항에 있어서,상기 제1층은 상기 제2층 및 상기 제3층과 서로 다른식각 선택비갖는물질로 이루어진반도체 소자. [청구항 24] 제21항에 있어서,상기 제2층 및 상기 제3층은 상기 제1층불산 용액에 대한습식 식각 선택비가 높은 반도체 소자.