반도체 소자 및 그 형성 방법 document_id 1020070046065

[청구항 17] 제 16 항에 있어서,상기 식각저지막은 상기 버퍼 절연막, 게이트 스페이서 및 스페이서막접촉하는반도체 소자. [청구항 18] 제 16 항에 있어서,상기 버퍼 절연막은 상기 게이트 스페이서 옆의 제1 활성영역 상에선택적성장공정형성된산화막으로 이루어진반도체 소자. [청구항 19] 제 16 항에 있어서,상기 식각저지막은 질화막형성된반도체 소자. [청구항 20] 제 16 항에 있어서,상기 제1 게이트 패턴 양측의 상기 제1 활성영역에 형성된 제1 소오스/드레인 영역; 및상기 제2 게이트 패턴 양측의 상기 제2 활성영역에 형성된 제2 소오스/드레인 영역을 포함하되, 상기 제1 소오스/드레인 영역은 저농도 영역 및 상기 저농도 영역에 비하여 높은 도펀트 농도를 갖는 고농도 영역을 포함하고, 상기 제2 소오스/드레인 영역은 실질적으로 균일한 도펀트 농도갖는반도체 소자. [청구항 21] 제 16 항에 있어서,상기 게이트 스페이서와 상기 제1 활성영역 사이및 상기 스페이서막과 상기 제2 활성영역 사이에 개재된 산화막더 포함하는반도체 소자. [청구항 22] 제 16 항에 있어서,상기 제1 영역내 층간 절연막, 식각저지막 및 버퍼 절연막을 연속적으로 관통하여 상기 제1 게이트 패턴 일측의 상기 제1 활성영역과 접속된 도전체더 포함하는반도체 소자. [청구항 23] 제 22 항에 있어서,상기 제2 영역내 층간 절연막, 식각저지막 및 스페이서막을 연속적으로 관통하여 상기 제2 게이트 패턴 양측의 제2 활성영역에 각각 접속된 제1 랜딩 패드 및 제2 랜딩 패드를 더 포함하되, 상기 도전체, 제1 및 제2 랜딩 패드들 및 층간 절연막의 상부면들은 공면이루는반도체 소자. [청구항 24] 제 22 항에 있어서,상기 층간 절연막은 차례로 적층된 제1 층 및 제2 층을 포함하되,상기 제2 영역내 상기 제1 층, 식각저지막 및 스페이서막을 연속적으로 관통하여 상기 제2 게이트 패턴 양측의 제2 활성영역에 각각 접속된 제1 랜딩 패드 및 제2 랜딩 패드를 더 포함하고, 상기 제2 층은 상기 제1 및 제2 랜딩 패드들덮는반도체 소자. [청구항 25] 제 23 항 또는 제 24 항에 있어서,상기 제1 랜딩 패드과 전기적으로 접속된 비트라인; 및상기 제2 랜딩 패드와 전기적으로 접속된 캐패시터더 포함하는반도체 소자. [청구항 26] 제 23 항 또는 제 24 항에 있어서,상기 제2 게이트 패턴은 차례로 적층된 게이트 절연막, 게이트 전극 및 캐핑 절연 패턴을 포함하고,상기 제1 및 제2 랜딩 패드들은 적어도 상기 제1 게이트 패턴 양측벽에 형성된 식각저지막각각 접촉된반도체 소자.