스위치드 캐패시터 공진기 및 이를 이용한 시그마-델타변조기 document_id 1020070128012

[청구항 1] 아날로그 차동신호가 입력되는 메인 입력단 및 아날로그 차동신호가 출력되는 메인 출력단 상기 메인 입력단에 연결되며, 서로 180°의 위상차를 갖는 스위칭 클럭에 의해 개방/단락되는 2 종의 스위치와 캐패시터를 포함하는 스위치드 캐패시터 회로 구조를 갖는 제1 신호입력회로 상기 제1 신호입력회로에 연결된 입력단을 갖는 제1 차동연산증폭기와, 상기 제1 차동연산증폭기의 입출력단 사이에 연결되며 상기 스위치드 캐패시터 회로 구조를 갖는 제1 서브 피드백 회로를 포함하는 제1 적분기 회로 상기 제1 차동연산증폭기의 출력단에 연결되며, 상기 스위치드 캐패시터 회로 구조를 갖는 제2 신호입력회로 상기 제2 신호입력회로에 연결된 입력단 및 상기 메인 출력단에 연결된 출력단을 갖는 제2 차동연산증폭기와, 상기 제2 차동연산증폭기의 입출력단 사이에 연결되며 상기 스위치드 캐패시터 회로 구조를 갖는 제2 서브 피드백 회로를 포함하는 제2 적분기 회로; 및 상기 제1 신호입력회로와 메인출력단 사이에 연결되며, 상기 스위치드 캐패시터 회로 구조를 갖는 메인 피드백 회로를 포함하며, 상기 메인 피드백 회로와 상기 제2 서브 피드백 회로의 스위치드 캐패시터 회로 구조가 서로 연결되어, 스위치의 단락/개방을 통해 상기 메인 피드백 회로에 포함된 캐패시터가 상기 제2 차동연산폭기의 입출력단 사이에 연결된 적분 캐패시터로 적용되는 것을 특징으로 하는 스위치드 캐패시터 공진기 [청구항 2] 제1항에 있어서,입력단은,상기 아날로그 차동신호를 구성하는 두 신호가 각각 입력되는 제1 메인 입력단 및 제2 메인 입력단을 포함하고,상기 제1 신호입력회로는,상기 제1 메인 입력단에 일단이 연결된 제1 스위치와, 상기 제1 스위치의 타단에 일단이 연결된 제1 캐패시터와, 상기 제1 캐패시터의 타단에 일단이 연결되고 상기 제1 차동연산증폭기의 반전입력단에 타단이 연결된 제2 스위치와, 상기 제1 캐패시터와 상기 제2 스위치의 연결노드와 접지 사이에 연결된 제3 스위치와, 상기 제1 스위치와 상기 제1 캐패시터의 연결노드와 접지 사이에 연결된 제4 스위치를 포함하는 제1 스위치드 캐패시터 회로; 및상기 제2 메인 입력단에 일단이 연결된 제5 스위치와, 상기 제5 스위치의 타단에 일단이 연결된 제2 캐패시터와, 상기 제2 캐패시터의 타단에 일단이 연결되고 상기 제1 차동연산증폭기의 비반전입력단에 타단이 연결된 제6 스위치와, 상기 제2 캐패시터와 상기 제6 스위치의 연결노드와 접지 사이에 연결된 제7 스위치와, 상기 제5 스위치와 상기 제2 캐패시터의 연결노드와 접지 사이에 연결된 제8 스위치를 포함하는 제2 스위치드 캐패시터 회로를 포함하며,상기 제1, 3, 5 및 7 스위치는 제1 스위칭 클럭에 의해 단락/개방되고, 상기 제2, 4, 6 및 8 스위치는 상기 제1 스위칭 클럭과 180°의 위상차를 갖는 제2 스위칭 클럭에 의해단락개방되는것을특징으로 하는스위치드 캐패시터 공진기. [청구항 3] 제2항에 있어서,상기 제1 서브 피드백 회로는,상기 제1 차동연산증폭기의 반전입력단에 일단이 연결된 제9 스위치와, 상기 제9 스위치의 타단에 일단이 연결된 제3 캐패시터와, 상기 제3 캐패시터의 타단에 일단이 연결되며 상기 제1 차동연산증폭기의 비반전출력단에 타단이 연결된 제10 스위치와, 상기 제9 스위치와 상기 제3 캐패시터의 연결노드와 접지사이에 연결된 제11 스위치와, 상기 제3 캐패시터와 상기 제10 스위치의 연결노드와 접지 사이에 연결된 제12 스위치와, 상기 제1 차동연산증폭기의 반전입력단에 일단이 연결된 제4 캐패시터와 상기 제4 캐패시터의 타단과 상기 제1 차동연산증폭기의 비반전출력단 사이에 연결된 제13 스위치와, 상기 제4 캐패시터와 상기 제13 스위치의 연결노드와 접지 사이에 연결된 제14 스위치를 포함하는 제3 스위치드 캐패시터 회로; 및상기 제1 차동연산증폭기의 비반전입력단에 일단이 연결된 제15 스위치와, 상기 제15 스위치의 타단에 일단이 연결된 제5 캐패시터와, 상기 제5 캐패시터의 타단에 일단이 연결되며 상기 제1 차동연산증폭기의 반전출력단에 타단이 연결된 제16 스위치와, 상기 제15 스위치와 상기 제5 캐패시터의 연결노드와 접지사이에 연결된 제17 스위치와, 상기 제5 캐패시터와 상기 제16 스위치의 연결노드와 접지 사이에 연결된 제18 스위치와, 상기 제1 차동연산증폭기의 비반전입력단에 일단이 연결된 제6 캐패시터와 상기 제6 캐패시터의 타단과 상기 제1 차동연산증폭기의 반전출력단 사이에 연결된 제19 스위치와, 상기 제6 캐패시터와 상기 제19 스위치의 연결노드와 접지 사이에 연결된 제20 스위치를 포함하는 제4 스위치드 캐패시터 회로를 포함하며,상기 제9, 10, 14, 15, 16 및 20 스위치는 상기 제1 스위칭 클럭에 의해 단락/개방되고, 상기 제11, 12, 13, 17, 18 및 19 스위치는 상기 제2 스위칭 클럭에 의해단락개방되는것을특징으로 하는스위치드 캐패시터 공진기. [청구항 4] 제3항에 있어서,상기 제2 신호입력회로는,상기 제1 차동연산증폭기의 비반전출력단에 일단이 연결된 제21 스위치와, 상기 제21 스위치의 타단에 일단이 연결된 제7 캐패시터와, 상기 제7 캐패시터의 타단에 일단이 연결되고 상기 제2 차동연산증폭기의 반전입력단에 타단이 연결된 제22 스위치와, 상기 제7 캐패시터와 상기 제22 스위치의 연결노드와 접지 사이에 연결된 제23 스위치와, 상기 제21 스위치와 상기 제7 캐패시터의 연결노드와 접지 사이에 연결된 제24 스위치를 포함하는 제5 스위치드 캐패시터 회로; 및상기 제1 차동연산증폭기의 반전출력단에 일단이 연결된 제25 스위치와, 상기 제25 스위치의 타단에 일단이 연결된 제8 캐패시터와, 상기 제8 캐패시터의 타단에 일단이 연결되고 상기 제2 차동연산증폭기의 비반전입력단에 타단이 연결된 제26 스위치와, 상기 제8 캐패시터와 상기 제26 스위치의 연결노드와 접지 사이에 연결된 제27 스위치와, 상기 제25 스위치와 상기 제8 캐패시터의 연결노드와 접지 사이에 연결된 제28 스위치를 포함하는 제6 스위치드 캐패시터 회로를 포함하며,상기 제21, 23, 25 및 27 스위치는 상기 제1 스위칭 클럭에 의해 단락/개방되고, 상기 제22, 24, 26 및 28 스위치는 상기 제2 스위칭 클럭에 의해단락개방되는것을특징으로 하는스위치드 캐패시터 공진기. [청구항 5] 제4항에 있어서,상기 제2 서브 피드백 회로는,상기 제2 차동연산증폭기의 반전입력단에 일단이 연결된 제29 스위치와, 상기 제29 스위치의 타단에 일단이 연결된 제9 캐패시터와, 상기 제9 캐패시터의 타단에 일단이 연결되며 상기 제2 차동연산증폭기의 비반전출력단에 타단이 연결된 제30 스위치와, 상기 제9 캐패시터와 상기 제30 스위치의 연결노드와 접지 사이에 연결된 제31 스위치와, 상기 제2 차동연산증폭기의 반전입력단에 일단이 연결된 제10 캐패시터와 상기 제10 캐패시터의 타단과 상기 제2 차동연산증폭기의 비반전출력단 사이에 연결된 제32 스위치와, 상기 제10 캐패시터와 상기 제32 스위치의 연결노드와 접지 사이에 연결된 제33 스위치를 포함하는 제7 스위치드 캐패시터 회로; 및상기 제2 차동연산증폭기의 비반전입력단에 일단이 연결된 제34 스위치와, 상기 제34 스위치의 타단에 일단이 연결된 제11 캐패시터와, 상기 제11 캐패시터의 타단에 일단이 연결되며 상기 제2 차동연산증폭기의 반전출력단에 타단이 연결된 제35 스위치와, 상기 제35 스위치와 상기 제11 캐패시터의 연결노드와 접지사이에 연결된 제36 스위치와, 상기 제2 차동연산증폭기의 비반전입력단에 일단이 연결된 제12 캐패시터와 상기 제12 캐패시터의 타단과 상기 제2 차동연산증폭기의 반전출력단 사이에 연결된 제37 스위치와, 상기 제12 캐패시터와 상기 제37 스위치의 연결노드와 접지 사이에 연결된 제38 스위치를 포함하는 제8 스위치드 캐패시터 회로를 포함하며,상기 제29, 30, 33, 34, 35 및 38 스위치는 상기 제1 스위칭 클럭에 의해 단락/개방되고, 상기 제31, 32, 36 및 37 스위치는 상기 제2 스위칭 클럭에 의해단락개방되는것을특징으로 하는스위치드 캐패시터 공진기. [청구항 6] 제5항에 있어서,피드백 회로는,상기 제1 캐패시터와 상기 제2 스위치의 연결노드에 일단이 연결된 제39 스위치와, 상기 제39 스위치의 타단에 일단이 연결된 제13 캐패시터와, 상기 제13 캐패시터의 타단과 접지 사이에 연결된 제40 스위치와, 상기 제13 캐패시터와 상기 제40 스위치의 연결노드와 상기 제2 차동연산증폭기의 반전출력단 사이에 연결된 제41 스위치를 포함하며, 상기 제39 스위치와 상기 제13 캐패시터의 연결노드와 상기 제11 캐패시터와 상기 제34 스위치의 연결노드가 서로 연결된 제9 스위치드 캐패시터 회로; 및상기 제2 캐패시터와 상기 제6 스위치의 연결노드에 일단이 연결된 제42 스위치와, 상기 제42 스위치의 타단에 일단이 연결된 제14 캐패시터와, 상기 제14 캐패시터의 타단과 접지 사이에 연결된 제43 스위치와, 상기 제14 캐패시터와 상기 제43 스위치의 연결노드와 상기 제2 차동연산증폭기의 비반전출력단 사이에 연결된 제44 스위치를 포함하며, 상기 제42 스위치와 상기 제14 캐패시터의 연결노드와 상기 제9 캐패시터와 상기 제29 스위치의 연결노드가 서로 연결된 제10 스위치드 캐패시터 회로를 포함하며,상기 제41 및 44 스위치는 상기 제1 스위칭 클럭에 의해 단락/개방되고, 상기 제39, 40, 42 및 43 스위치는 상기 제2 스위칭 클럭에 의해단락개방되는것을특징으로 하는스위치드 캐패시터 공진기. [청구항 7] 제6항에 있어서,상기 제1 내지9, 11, 13 및 14 캐패시터는 동일한 캐패시턴스를 가지며, 상기 제10 및 12 캐패시터는상기제1캐패시터의2배의캐패시턴스갖는것을특징으로 하는스위치드 캐패시터 공진기.