고속 입력 샘플링을 위한 방법 및 장치 document_id 1020077005264

[청구항 15] 신호 샘플러에 있어서, 클록의 활성 전이에서 데이터 신호를 샘플링하고 제 1 샘플링된 신호를 생성하도록 구성된 제 1 샘플러 상기 클록의 활성 전이와 반대 방향인 반전된 클록의 활성 전이에서 상기 데이터 신호를 샘플링하고 제 2 샘플링된 신호를 생성하도록 구성된 제 2 샘플러; 및 상기 클록의 활성 전이에서 출력 신호를 생성하고, 상기 제 1 샘플링된 신호의 논리 상태, 상기 제 2 샘플링된 신호의 논리 상태 및 상기 출력 신호의 이전 논리상태의 평가로부터 상기 출력 신호를 유도하도록 구성된 평가기를 포함하는, 신 호 샘플러 [청구항 16] 제 15 항에 있어서,상기 클록의 활성 전이는 상승 에지이고, 상기 반전된 클록의 활성 전이는 하강에지인,신호 샘플러. [청구항 17] 제 15 항에 있어서,상기 클록의 활성 전이는 하강 에지이고, 상기 반전된 클록의 활성 전이는 상승에지인,신호 샘플러. [청구항 18] 제 15 항에 있어서,상기 제 1 샘플러는 상기 클록의 활성 전이에서 상기 데이터 신호를 포착하고 상기 데이터 신호에 대하여 샘플링된 논리값을 가진 상기 제 1 샘플링된 신호를 생성하도록 구성된 플립-플인,신호 샘플러. [청구항 19] 제 15 항에 있어서,상기 제 2 샘플러는 상기 반전된 클록의 활성 전이에서 상기 데이터 신호를 포착하고 상기 데이터 신호에 대하여 샘플링된 논리값을 가진 제 2 샘플링된 신호를 생성하도록 구성된 플립-플인,신호 샘플러. [청구항 20] 제 15 항에 있어서,상기 평가기는,상기 제 1 샘플링된 신호가 어서트되고 상기 제 2 샘플링된 신호가 어서트되는 경우에 어서트 레벨을 생성하고,상기 제 1 샘플링된 신호가 부정되고 상기 제 2 샘플링된 신호가 부정되는 경우에 부정 레벨을 생성하고,상기 제 1 샘플링된 신호 및 상기 제 2 샘플링된 신호가 반대 논리 상태인 경우에 상기 출력 신호의 이전 논리 상태에 반대인논리레벨생성하도록구성되는,신호 샘플러. [청구항 21] 제 15 항에 있어서,데이터 입력에 동작가능하게 연결되고 상기 데이터 신호를 생성하도록 구성된 제 1 입력 버퍼; 및입력 클록 및 반전된 입력 클록에 동작가능하게 연결되고, 상기 클록 및 상기 반전된 클록을 생성하도록 구성된 제 2 입력 버퍼더 포함하는,신호 샘플러. [청구항 22] 제 21 항에 있어서,상기 제 1 입력 버퍼의 출력에 동작가능하게 연결되고, 상기 신호 샘플러로의 상기 데이터 신호의 도달 시간이 상기 신호 샘플러로의 상기 클록 및 반전된 클록의 도달시간에 실질적으로 근접하도록 미리 결정된 지연량만큼 상기 데이터 신호를 지연하도록 구성된정합지연부를더 포함하는,신호 샘플러. [청구항 23] 제 21 항에 있어서,상기 제 1 입력 버퍼는 상기 데이터 입력 및 기준 신호에 동작가능하게 연결된 제 1 차동 버퍼를 포함하며, 상기 제 1 차동 버퍼는 상기 데이터 입력의 전압이 상기 기준 신호의 전압보다 높은 경우에 상기 데이터 신호를 어서트하고 상기 데이터 입력의 전압이 상기 기준 신호의 전압보다 낮은 경우에상기데이터 신호부정하도록구성되는,신호 샘플러. [청구항 24] 제 21 항에 있어서,상기 제 1 입력 버퍼는 상기 데이터 입력 및 반전된 데이터 입력에 동작가능하게 연결된 제 1 차동 버퍼를 포함하며, 상기 제 1 차동 버퍼는 상기 데이터 입력의 전압이 상기 반전된 데이터 입력의 전압보다 높은 경우에 상기 데이터 신호를 어서트하고 상기 데이터 입력의 전압이 상기 반전된 데이터 입력의 전압보다 낮은 경우에상기데이터 신호부정하도록구성된,신호 샘플러. [청구항 25] 제 15 항에 있어서,데이터 입력에 동작가능하게 연결되고, 상기 데이터 신호를 생성하도록 구성된 제 1 입력 버퍼; 및입력 클록 및 반전된 입력 클록에 동작가능하게 연결되고, 상기 클록 및 상기 반전된 클록을 생성하도록 구성된 입력 버퍼들의 쌍더 포함하는,신호 샘플러. [청구항 26] 제 25 항에 있어서,상기 제 1 입력 버퍼의 출력에 동작가능하게 연결되고, 상기 신호 샘플러로의 상기 데이터 신호의 도달 시간이 상기 신호 샘플러로의 상기 클록 및 반전된 클록의 도달시간에 실질적으로 근접하도록 미리 결정된 지연량만큼 상기 데이터 신호를 지연하도록 구성된정합지연부를더 포함하는,신호 샘플러. [청구항 27] 제 25 항에 있어서,상기 제 1 입력 버퍼는 상기 데이터 입력 및 기준 신호에 동작가능하게 연결된 제 1 차동 버퍼를 포함하며, 상기 제 1 차동 버퍼는 상기 데이터 입력의 전압이 상기 기준 신호의 전압보다 높은 경우에 데이터 신호를 어서트하고 상기 데이터 입력의 전압이 상기 기준 신호의 전압보다 낮은 경우에상기데이터 신호부정하도록구성되는,신호 샘플러. [청구항 28] 제 25 항에 있어서,상기 제 1 입력 버퍼는 상기 데이터 입력 및 반전된 데이터 입력에 동작가능하게 연결된 제 1 차동 버퍼를 포함하며, 상기 제 1 차동 버퍼는 상기 데이터 입력의 전압이 상기 반전된 데이터 입력의 전압보다 높은 경우에 데이터 신호를 어서트하고 상기 데이터 입력의 전압이 상기 반전된 데이터 입력의 전압보다 낮은 경우에상기데이터 신호부정하도록구성되는,신호 샘플러. [청구항 29] 제 25 항에 있어서,상기 입력 버퍼들의 쌍은 차동 클록 버퍼들의 쌍을 포함하며;상기 입력 클록 및 기준 신호에 동작가능하게 연결된 제 1 차동 클록 버퍼는 상기 입력 클록의 전압이 상기 기준 신호의 전압보다 높은 경우에 클록을 어서트하고 상기 입력 클록의 전압이 상기 기준 신호의 전압보다 낮은 경우에 클록을 부정하도록 구성되며;상기 반전된 입력 클록 및 상기 기준 신호에 동작가능하게 연결된 제 2 차동 클록 버퍼는 상기 반전된 입력 클록의 전압이 상기 기준 신호의 전압보다 높은 경우에 상기 반전된 클록을 어서트하고 상기 반전된 입력 클록의 전압이 상기 기준 신호의 전압보다 낮은 경우에 상기 반전된클록부정하도록구성되는,신호 샘플러. [청구항 30] 제 25 항에 있어서,상기 입력 버퍼들의 쌍은 차동 클록 버퍼들의 쌍을 포함하며;상기 입력 클록 및 상기 반전된 입력 클록에 동작가능하게 연결된 제 1 차동 클록 버퍼는 상기 입력 클록의 전압이 상기 반전된 입력 클록의 전압보다 높은 경우에 클록을 어서트하고 상기 입력 클록의 전압이 상기 반전된 입력 클록의 전압보다 낮은 경우에 상기 클록을 부정하도록 구성되며;상기 반전된 입력 클록 및 상기 입력 클록에 동작가능하게 연결된 제 2 차동 클록 버퍼는 상기 반전된 입력 클록의 전압이 상기 입력 클록의 전압보다 높은 경우에 상기 반전된 클록을 어서트하고 상기 반전된 입력 클록의 전압이 상기 입력 클록의 전압보다 낮은 경우에 상기 반전된클록부정하도록구성되는,신호 샘플러. [청구항 31] 적어도 하나의 신호 샘플러를 포함하는 반도체 장치로서, 상기 적어도 하나의 신호 샘플러는, 클록의 활성 전이에서 데이터 신호를 샘플링하고 제 1 샘플링된 신호를 생성하도록 구성된 제 1 샘플러 상기 클록의 활성 전이와 반대 방향인 반전된 클록의 활성 전이에서 상기 데이터 신호를 샘플링하고 제 2 샘플링된 신호를 생성하도록 구성된 제 2 샘플러; 및 상기 클록의 활성 전이에서 출력 신호를 생성하고, 상기 제 1 샘플링된 신호의 논리 상태, 상기 제 2 샘플링된 신호의 논리 상태, 및 상기 출력 신호의 이전 논리상태의 평가로부터 상기 출력 신호를 유도하도록 구성된 평가기를 포함하는, 반도체 장치 [청구항 32] 반도체 웨이퍼로서, 적어도 하나의 신호 샘플러를 가진 적어도 하나의 반도체 장치를 포함하며, 상기 적어도 하나의 신호 샘플러는, 클록의 활성 전이에서 데이터 신호를 샘플링하고 제 1 샘플링된 신호를 생성하도록 구성된 제 1 샘플러 상기 클록의 활성 전이와 반대 방향인 반전된 클록의 활성 전이에서 상기 데이터 신호를 샘플링하고 제 2 샘플링된 신호를 생성하도록 구성된 제 2 샘플러; 및 상기 클록의 활성 전이에서 출력 신호를 생성하고, 상기 제 1 샘플링된 신호의 논리 상태, 상기 제 2 샘플링된 신호의 논리 상태, 및 상기 출력 신호의 이전 논리상태의 평가로부터 상기 출력 신호를 유도하도록 구성된 평가기를 포함하는, 반도체 웨이퍼 [청구항 33] 전자 시스템으로서, 적어도 하나의 입력 장치; 적어도 하나의 출력 장치; 적어도 하나의 프로세서; 및 적어도 하나의 신호 샘플러를 가진 적어도 하나의 반도체 메모리를 포함하는 적어도 하나의 메모리 장치를 포함하며, 상기 적어도 하나의 신호 샘플러는, 클록의 활성 전이에서 데이터 신호를 샘플링하고 제 1 샘플링된 신호를 생성하도록 구성된 제 1 샘플러 상기 클록의 활성 전이와 반대 방향인 반전된 클록의 활성 전이에서 상기 데 이터 신호를 샘플링하고 제 2 샘플링된 신호를 생성하도록 구성된 제 2 샘플러; 및 상기 클록의 활성 전이에서 출력 신호를 생성하고, 상기 제 1 샘플링된 신호의 논리 상태, 상기 제 2 샘플링된 신호의 논리 상태, 및 상기 출력 신호의 이전 논리상태의 평가로부터 상기 출력 신호를 유도하도록 구성된 평가기를 포함하는, 전자 시스템