재구성가능한 트렐리스형 디코딩을 구현하기 위한 방법 및장치 document_id 1020077005807

[청구항 1] 가변적 크기와 제한 길이 k 및 생성 다항식을 갖는 복수의 재귀 및/또는 비재귀 시스템 트렐리스 코드(recursive and/or non-recursive systematic trellis codes) 중 어느 하나에 따라, 코어에 의해 수신되는 하나 또는 그 이상의 벡터를 디코딩하는데 이용하기 위한 재구성가능한 아키텍처에 있어서, 상기 아키텍처에 의해 수신되는 벡터를 인코딩하기 위하여 이용되는 각각의 코드의 크기, 제한 길이 k, 생성 다항식의 함수로서, 네트워크에서 정확한 수의 네트워크 구성요소가 적응방식으로 재배열 및 상호접속될 수 있도록 배열된, (a) acs(add-compare-select unit) 블록, bmu(branch metrics calculation unit) 생성기, 재귀 시스템 형태와 비재귀 시스템 형태 둘 다를 위한 역추적 메커니즘의 재구성가능한 네트워크, 및 (b) acs 블록, bmu 생성기, 역추적 메커니즘 사이의 재구성가능한 접속을 포함하는 디코더 를 포함하는 재구성가능한 아키텍처 [청구항 2] 제1항에 있어서,상기 코어에 의해 수신되는 벡터는 경판정[hard decision, hd] 및/또는 연판정[soft decision, sd] 벡터를 포함하는재구성가능한아키텍처. [청구항 3] 제1항에 있어서,상기 코어에 의해 수신되는 벡터는 컨벌루션 코드(convolution code)를 포함하는재구성가능한아키텍처. [청구항 4] 제1항에 있어서,상기 코어에 의해 수신되는 벡터는 트렐리스 코드 변조[tcm]를 포함하는재구성가능한아키텍처. [청구항 5] 제1항에 있어서,상기 코어에 의해 수신되는 벡터는 컨벌루션 터보 코드(convolution turbo code)[ctc]를 포함하는재구성가능한아키텍처. [청구항 6] 제1항에 있어서,상기 코어에 의해 수신되는 벡터는 쇼트 블록 코드를 포함하는재구성가능한아키텍처. [청구항 7] 제1항에 있어서,상기 코어에 의해 수신되는 벡터는 블록/곱 터보 코드를 포함하는재구성가능한아키텍처. [청구항 8] 제1항에 있어서,상기 디코더는 등화, 필터링, mimo & 시공간 디코딩 계산 중 하나 또는 그 이상을 포함하는 단계를 수행하도록 구성가능한재구성가능한아키텍처. [청구항 9] 제1항에 있어서,상기 디코더는, 상기 코드의 가변적 크기의 소프트값, 비트 크기 심벌 및 여러 크기의 k값을 이용하여, hiho(hard in hard out), siho(soft in hard out) 또는 siso(soft in soft out)로서 경판정 및 연판정의 어떠한 조합도 디코딩 및 필터링을 수행하도록 재구성가능한재구성가능한아키텍처. [청구항 10] 제1항에 있어서,상기 각각의 벡터를 디코딩하는 단계들 중 적어도 일부를 수행하도록 구성된 가속기를 포함하도록 구성된재구성가능한아키텍처. [청구항 11] 제1항에 있어서,상기acs 블록, bmu 생성기, 재귀 시스템 형태와 비재귀 시스템 형태 둘 다를 위한 역추적 메커니즘의 재구성가능한 네트워크는, 컨벌루션 코드 디코딩, 트렐리스 코드 변조 디코딩[tcm], 컨벌루션 터보 코드 디코딩[ctc], 소형 블록 코드 디코딩(bch, 해밍 포함), 블록/곱 터보 코드 디코딩(btc/ptc) 및 mlse/rssd/rsse/psp(per survivor processing)형 등화/필터/mimo & 시공간 디코딩 계산(컨벌루션/트렐리스, 블록, 또는 시공간 코드와 같은 터보 코드를 형성하기 위한 연결 코드, 코드의 가변적 크기의 소프트값, 비트 크기 심벌 및 여러 크기의 k값을 이용한, hiho, siho 또는 siso로서 hd 및 sd의 어떠한 조합에도 기초함)을 포함하여, 가변적 크기를 갖는 벡터(경판정 벡터와 연판정 벡터 둘 다)에 대하여 수행되는 알고리즘들 중 어느 하나를 포함하는 트렐리스 디코딩을 구현하도록 재구성가능한재구성가능한아키텍처. [청구항 12] 제11항에 있어서,상기 재구성가능한 아키텍처 자원의 적어도 일부는 상기 알고리즘들 중 어느 하나의 트렐리스 디코딩도 구현하도록 파라미터화되는재구성가능한아키텍처. [청구항 13] 제11항에 있어서,상기 알고리즘들 중어느 하나의 트렐리스 디코딩을 위한 전용 자원도 포함하는 재구성가능한아키텍처. [청구항 14] 제11항에 있어서,상기 각각의 벡터를 디코딩하는 단계들 중 적어도 일부를 수행하도록 구성된 가속기를 포함하도록 구성된재구성가능한아키텍처. [청구항 15] 제1항에 있어서,프로세서의 일부인재구성가능한아키텍처. [청구항 16] 제1항에 있어서,재구성가능한 논리 아키텍처의 형태인재구성가능한아키텍처. [청구항 17] 제1항에 있어서,프로그래밍가능한 처리의 형태인재구성가능한아키텍처. [청구항 18] 제1항에 있어서,프로세서의 일부(b) 재구성가능한 논리 아키텍처의 형태(c) 프로그래밍가능한 처리의 형태 중 2개 또는 3개의 형태인 재구성가능한아키텍처. [청구항 19] 제1항에 있어서,재구성가능한 모뎀에서 이용하기 위한 구성가능한 가속기인재구성가능한아키텍처. [청구항 20] 제1항에 있어서,상기acs 블록의 재구성가능한 네트워크는 acs 버터플라이 유닛을 포함하는재구성가능한아키텍처. [청구항 21] 제1항에 있어서,상기acs 블록의 재구성가능한 네트워크는 기수 아키텍처(radix architecture)에 기초하는재구성가능한아키텍처. [청구항 22] 제1항에 있어서,상기acs 블록의 재구성가능한 네트워크는 기수 2, 기수 4 및 기수 8 아키텍처로서 재구성가능한재구성가능한아키텍처. [청구항 23] 제1항에 있어서,파워 스펙트럼 분석, 등화, 동기화, mimo 처리 및 상관화(correlating)와 관련된 알고리즘을 실행하기 위한 재구성가능한 하드웨어를 포함하는 재구성가능한아키텍처. [청구항 24] 제1항에 있어서,상기 벡터를 송신하기 위해 이용되는 통신 프로토콜의 물리 계층과 mac 계층 중 하나 또는 둘 다에서 이용되는 채널 및 파라미터를 추정하기 위한, mlse, rsse 및 psp 기술 중, 하나 또는 그 이상을 수행하기 위한 트렐리스 블록을 포함하도록 재구성가능한재구성가능한아키텍처. [청구항 25] 제1항에 있어서,상기 디코더는 상기 재구성가능한 아키텍처에 의해 수신되는 벡터를 처리하게 위해 이용되는 알고리즘의 함수로서 동적으로 변화할 수 있는 버스를 포함하는재구성가능한아키텍처. [청구항 26] 제1항에 있어서,상기 디코더는 메모리 및 적어도 하나의 파라미터화된 블록을 더 포함하고,상기 파라미터화된 블록에 대한 파라미터의 값은 메모리에 저장되어 있고 상기 파라미터의 값을 설정하기 위해 이용되는재구성가능한아키텍처. [청구항 27] 제1항에 있어서,상기 디코더는 파라미터 설정값을 수신하기 위한 입력 및 적어도 하나의 파라미터화된 블록을 더 포함하고,상기 파라미터화된 블록에 대한 파라미터의 값은 상기 입력에서 수신되고 상기 파라미터의 값을 설정하기 위해 이용되는재구성가능한아키텍처. [청구항 28] 제1항에 있어서,메모리를 더 포함하고,여기서, 상기 네트워크를 재구성하기 위해 제어 신호가 이용되고, 상기 제어 신호는 상기 메모리에 저장되어 있는재구성가능한아키텍처. [청구항 29] 제1항에 있어서,블록, bmu 생성기, 재귀 시스템 형태와 비재귀 시스템 형태 둘 다를 위한 역추적 메커니즘의 모든 가능한 구성가능 네트워크와, acs 블록, bmu 생성기, 역추적 메커니즘 사이의 구성가능한 접속을 나타내는 구성 신호 세트를 표현하는 데이터를 저장하기 위한 메모리를 더 포함하고(a) 재구성가능한 네트워크 및 (b)재구성가능한 접속은상기구성신호응답하도록배열된재구성가능 아키텍처. [청구항 30] 제29항에 있어서,상기 구성 신호 세트를 표현하는 데이터는 파라미터와 관련된 정보 및 상기 재구성가능한 아키텍처에 의해 수신되는 벡터를 디코딩하기 위해 이용되는 알고리즘포함하는재구성가능 아키텍처. [청구항 31] 제29항에 있어서,상기 재구성가능한 아키텍처에 의해 수신되는 벡터를 인코딩하기 위해 이용되는 시스템 트렐리스 코드를 결정하도록 구성된 분석기를 더 포함하고,상기 재구성가능한 네트워크 및 재구성가능한 접속은 상기 시스템 트렐리스 코드 결정의 함수구성되는재구성가능 아키텍처. [청구항 32] 크기와 제한 길이 k 및 생성 다항식이 가변적인 하나 또는 그 이상의 재귀 및/또는 비재귀 시스템 트렐리스 코드에 따라, 재구성가능한 아키텍처에 의해 수신되는 벡터들을 디코딩하는데 이용하기 위한 재구성가능한 아키텍처에 있어서, 복수의 디코딩 알고리즘에 따라 상기 벡터들을 디코딩하기 위하여, 네트워크에서 정확한 수의 네트워크 구성요소가 적응방식으로 재배열 및 상호접속될 수 있도록 배열된 (a) 재구성가능한 네트워크 블록 및 (b) 블록들 사이의 재구성가능한 접속을 포함하는 디코더 를 포함하는 재구성가능한 아키텍처 [청구항 33] 크기와 제한 길이 k 및 생성 다항식이 가변적인 하나 또는 그 이상의 재귀 및/또는 비재귀 시스템 트렐리스 코드에 따라, 재구성가능한 아키텍처에 의해 수신되는 벡터들을 디코딩하는데 이용하기 위한 재구성가능한 아키텍처에 있어서, 하나 또는 그 이상의 디코딩 알고리즘, 및 (1) 등화 함수와 (2) 필터링 함수 중 하나 또는 그 이상에 따라 상기 벡터들을 동시에 디코딩하기 위하여, 네트워크에서 정확한 수의 네트워크 구성요소가 적응방식으로 재배열 및 상호접속될 수 있도록 배열된 (a) 재구성가능한 네트워크 블록 및 (b) 블록들 사이의 재구성가능한 접속을 포함하는 디코더 를 포함하는 재구성가능한 아키텍처 [청구항 34] 제33항에 있어서,상기 등화 및 필터링 함수는 여러 mlse/rssd/rsse/psp 처리를 포함하는재구성가능한아키텍처. [청구항 35] 제33항에 있어서,상기 등화 및 필터링 함수는, 컨벌루션/트렐리스, 블록 또는 터보 코드에 기초한 mimo 및 시공간 디코딩을 포함하는 psp 등화/필터링 디코딩을 포함하는재구성가능한아키텍처. [청구항 36] 제33항에 있어서,상기 등화 및 필터링 함수는 비터비 알고리즘(viterbi algorithms)을 이용하는 처리를 포함하는재구성가능한아키텍처. [청구항 37] 가변적 크기와 제한 길이 k 및 생성 다항식을 갖는 복수의 재귀 및/또는 비재귀 시스템 트렐리스 코드에 따라, 코어에 의해 수신되는 하나 또는 그 이상의 벡터를 동시에 디코딩하는데 이용하기 위한 재구성가능한 아키텍처에 있어서, 상기 아키텍처에 의해 수신되는 벡터를 인코딩하기 위하여 이용되는 각각의 코드의 크기, 제한 길이 k, 생성 다항식의 함수로서, 네트워크에서 정확한 수의 네트워크 구성요소가 적응방식으로 재배열 및 상호접속될 수 있도록 배열된, (a) acs 블록, bmu 생성기, 재귀 시스템 형태와 비재귀 시스템 형태 둘 다를 위한 역추적 메커니즘의 재구성가능한 네트워크, 및 (b) acs 블록, bmu 생성기, 역추적 메커니즘 사이의 재구성가능한 접속을 포함하는 디코더 를 포함하는 재구성가능한 아키텍처 [청구항 38] 가변적 크기와 제한 길이 k 및 생성 다항식을 갖는 복수의 재귀 및/또는 비재귀 시스템 트렐리스 코드 중 어느 하나에 따라, 코어에 의해 수신되는 하나 또는 그 이상의 벡터를 디코딩하는데 이용하기 위한 재구성가능한 아키텍처를 포함하는 ic(integrated chip)에 있어서, 상기 ic에 의해 수신되는 벡터를 인코딩하기 위하여 이용되는 각각의 코드의 크기, 제한 길이 k, 생성 다항식의 함수로서, 네트워크에서 정확한 수의 네트워크 구성요소가 적응방식으로 재배열 및 상호접속될 수 있도록 배열된, (a) acs 블록, bmu 생성기, 재귀 시스템 형태와 비재귀 시스템 형태 둘 다를 위한 역추적 메커니즘의 재구성가능한 네트워크, 및 (b) acs 블록, bmu 생성기, 역추적 메커니즘 사이의 재구성가능한 접속을 포함하는 디코더 를 포함하는 ic [청구항 39] 제38항의 ic 를 포함하는 통신 시스템