반도체 기억 장치 document_id 1020080011639

[청구항 2] 제1항에 있어서,상기제1 및 제2 비트선과 교차하고, 서로 인접하는 제3 및 제4 워드선과,제3 게이트 전극과 제4 소스/드레인 확산층과 제5 소스/드레인 확산층을 갖고, 상기 제3 게이트 전극은 상기 제3 워드선에 접속되고, 상기 제4 및 제5 소스/드레인 확산층은 상기 제3 워드선을 사이에 두고 상기 제1 비트선의 아래에 배치되고, 상기 제5 소스/드레인 확산층은 상기 제3 및 제4 워드선간에 배치되어 상기 제2 비트선에 접속된 제3 트랜지스터와, 상기 제3 트랜지스터와 공유하는 상기 제5 소스/드레인 확산층과 제4 게이트 전극과 제6 소스/드레인 확산층을 갖고, 상기 제4 게이트 전극은 상기 제4 워드선에 접속되고, 상기 제5 및 제6 소스/드레인 확산층은 상기 제4 워드선을 사이에 두고 상기 제1 비트선의 아래에 배치된 제4 트랜지스터와, 상기 제4 소스/드레인 확산층의 상방의 상기 제1 비트선의 아래에 배치되고, 상기 제1 비트선에 접속된 일단과 상기 제4 소스/드레인 확산층에 접속된 타단을 갖는 제3 저항성 기억 소자와, 상기 제6 소스/드레인 확산층의 상방의 상기 제1 비트선의 아래에 배치되고, 상기 제1 비트선에 접속된 일단과 상기 제6 소스/드레인 확산층에 접속된 타단을 갖는 제4 저항성 기억 소자와,상기 제1 및 제2 비트선과 교차하고, 서로 인접하는 제5 및 제6 워드선과,제5 게이트 전극과 제7 소스/드레인 확산층과 제8 소스/드레인 확산층을 갖고, 상기 제5 게이트 전극은 상기 제5 워드선에 접속되고, 상기 제7 및 제8 소스/드레인 확산층은 상기 제5 워드선을 사이에 두고 상기 제2 비트선의 아래에 배치되고, 상기 제8 소스/드레인 확산층은 상기 제5 및 제6 워드선간에 배치되어 상기 제1 비트선에 접속된 제5 트랜지스터와, 상기 제5 트랜지스터와 공유하는 상기 제8 소스/드레인 확산층과 제6 게이트 전극과 제9 소스/드레인 확산층을 갖고, 상기 제6 게이트 전극은 상기 제6 워드선에 접속되고, 상기 제8 및 제9 소스/드레인 확산층은 상기 제6 워드선을 사이에 두고 상기 제2 비트선의 아래에 배치된 제6 트랜지스터와, 상기 제7 소스/드레인 확산층의 상방의 상기 제2 비트선의 아래에 배치되고, 상기 제2 비트선에 접속된 일단과 상기 제7 소스/드레인 확산층에 접속된 타단을 갖는 제5 저항성 기억 소자와, 상기 제9 소스/드레인 확산층의 상방의 상기 제2 비트선의 아래에 배치되고, 상기 제2 비트선에 접속된 일단과 상기 제9 소스/드레인 확산층에 접속된 타단을 갖는 제6 저항성 기억 소자를 더 구비하고,상기 제3 및 제4 트랜지스터의 상기 제5 소스/드레인 확산층과 제2 비트선과의 컨택트는, 상기 제2 저항성 기억 소자와 상기 제5 저항성 기억 소자의 사이이면서 또한 제2 비트선의 아래배치되는,반도체 기억 장치. [청구항 3] 제2항에 있어서,상기 제2 워드선과 상기 제3 워드선은 인접하고, 상기 제2 및 제3 저항성 기억 소자, 상기 제3 및 제4 소스/드레인 확산층은 상기 제2 및 제3 워드선간배치되어 있는,반도체 기억 장치. [청구항 4] 제3항에 있어서,상기제2 및 제3 저항성 기억 소자는 상기 제1 및 제2 워드선의 연장 방향나열되는,반도체 기억 장치. [청구항 5] 제3항에 있어서,상기제3 및 제4 워드선간의 상기 제2 비트선 아래에 배치되고, 상기 제2 비트선 및 상기 제5 소스/드레인 확산층에 접속된 컨택트더 구비하는,반도체 기억 장치. [청구항 6] 제1항에 있어서,상기제1 및 제2 비트선과 높이 레벨이 동일한 배선층으로 형성되고, 상기 제1 및 제2 비트선과 동일한 방향으로 연장되어, 상기 제2 비트선과 인접하는 제3 비트선과, 상기 제1 내지 제3 비트선과 교차하고, 서로 인접하는 제3 및 제4 워드선과,제3 게이트 전극과 제4 소스/드레인 확산층과 제5 소스/드레인 확산층을 갖고, 상기 제3 게이트 전극은 상기 제3 워드선에 접속되고, 상기 제4 및 제5 소스/드레인 확산층은 상기 제3 워드선을 사이에 두고 상기 제3 비트선의 아래에 배치되고, 상기 제5 소스/드레인 확산층은 상기 제3 및 제4 워드선간에 배치되어 상기 제2 비트선에 접속된 제3 트랜지스터와, 상기 제3 트랜지스터와 공유하는 상기 제5 소스/드레인 확산층과 제4 게이트 전극과 제6 소스/드레인 확산층을 갖고, 상기 제4 게이트 전극은 상기 제4 워드선에 접속되고, 상기 제5 및 제6 소스/드레인 확산층은 상기 제4 워드선을 사이에 두고 상기 제3 비트선의 아래에 배치된 제4 트랜지스터와, 상기 제4 소스/드레인 확산층의 상방의 상기 제3 비트선의 아래에 배치되고, 상기 제3 비트선에 접속된 일단과 상기 제4 소스/드레인 확산층에 접속된 타단을 갖는 제3 저항성 기억 소자와,상기 제6 소스/드레인 확산층의 상방의 상기 제3 비트선의 아래에 배치되고, 상기 제3 비트선에 접속된 일단과 상기 제6 소스/드레인 확산층에 접속된 타단을 갖는 제4 저항성 기억 소자와,상기 제1 및 제2 비트선과 교차하고, 서로 인접하는 제5 및 제6 워드선과,제5 게이트 전극과 제7 소스/드레인 확산층과 제8 소스/드레인 확산층을 갖고, 상기 제5 게이트 전극은 상기 제5 워드선에 접속되고, 상기 제7 및 제8 소스/드레인 확산층은 상기 제5 워드선을 사이에 두고 상기 제2 비트선의 아래에 배치되고, 상기 제8 소스/드레인 확산층은 상기 제5 및 제6 워드선간에 배치되어 상기 제1 비트선에 접속된 제5 트랜지스터와, 상기 제5 트랜지스터와 공유하는 상기 제8 소스/드레인 확산층과 제6 게이트 전극과 제9 소스/드레인 확산층을 갖고, 상기 제6 게이트 전극은 상기 제6 워드선에 접속되고, 상기 제8 및 제9 소스/드레인 확산층은 상기 제6 워드선을 사이에 두고 상기 제2 비트선의 아래에 배치된 제6 트랜지스터와, 상기 제7 소스/드레인 확산층의 상방의 상기 제2 비트선의 아래에 배치되고, 상기 제2 비트선에 접속된 일단과 상기 제7 소스/드레인 확산층에 접속된 타단을 갖는 제5 저항성 기억 소자와, 상기 제9 소스/드레인 확산층의 상방의 상기 제2 비트선의 아래에 배치되고, 상기 제2 비트선에 접속된 일단과 상기 제9 소스/드레인 확산층에 접속된 타단을 갖는 제6 저항성 기억 소자를 더 구비하고,상기 제3 및 제4 트랜지스터의 상기 제5 소스/드레인 확산층과 제2 비트선과의 컨택트는, 상기 제2 저항성 기억 소자와 상기 제5 저항성 기억 소자의 사이이면서 또한 제2 비트선의 아래배치되는,반도체 기억 장치. [청구항 7] 제6항에 있어서,상기 제2 워드선과 상기 제3 워드선은 인접하고, 상기 제2 및 제3 저항성 기억 소자와, 상기 제3 및 제4 소스/드레인 확산층은 상기 제2 및 제3 워드선간배치되어 있는,반도체 기억 장치. [청구항 8] 제7항에 있어서,상기제2 및 제3 저항성 기억 소자는 상기 제1 및 제2 워드선의 연장 방향나열되는,반도체 기억 장치. [청구항 9] 제7항에 있어서,상기제3 및 제4 워드선간의 상기 제2 비트선 아래에 배치되고, 상기 제2 비트선 및 상기 제5 소스/드레인 확산층에 접속된 컨택트더 구비하는,반도체 기억 장치. [청구항 10] 제1항에 있어서,상기제1 및 제2 워드선간의 상기 제1 비트선 아래에 배치되고, 상기 제1 비트선에 접속된 컨택트를 더 구비하고,상기 제2 소스/드레인 확산층은, 상기 제2 비트선 아래부터 상기 제1 비트선 아래까지 상기 제1 및 제2 워드선의 연장 방향으로 연장하고, 상기 컨택트접속되어 있는,반도체 기억 장치. [청구항 11] 제10항에 있어서,상기 컨택트는, 상부 컨택트부와 하부 컨택트부를 갖는 2층구조인,반도체 기억 장치. [청구항 12] 제11항에 있어서,상기 제1 저항성 기억 소자 아래에 배치되고, 상기 제1 저항성 기억 소자에 접속된 제1 하부 전극층과, 상기 제2 저항성 기억 소자 아래에 배치되고, 상기 제2 저항성 기억 소자에 접속된 제2 하부 전극층과, 상기 상부 컨택트부와 상기 하부 컨택트부 사이에 형성되고, 상기 제1 및 제2 하부 전극층과 동일층 레벨로 배치된 제3 하부 전극층더 구비하는,반도체 기억 장치. [청구항 13] 제10항에 있어서,상기 제1 내지 제3 소스/드레인 확산층갖는소자 영역은 볼록형의 평면 형상인, 반도체 기억 장치. [청구항 14] 제13항에 있어서,상기 볼록형은 제1 부분과 제2 부분을 갖고, 상기 제1 부분은, 상기 제1 및 제2 비트선과 평행하게 연장하고, 또한 상기 제2 비트선 아래의 반도체 기판 내에 형성되고, 상기 제2 부분은, 상기 제1 및 제2 워드선과 평행하게 연장하고, 또한 상기 제1 및 제2 워드선간의 상기 반도체 기판 내형성되는,반도체 기억 장치. [청구항 15] 제1항에 있어서,상기 제1 저항성 기억 소자 아래에 배치되고, 상기 제1 저항성 기억 소자에 접속된 제1 하부 전극층과, 상기 제2 저항성 기억 소자 아래에 배치되고, 상기 제2 저항성 기억 소자에 접속된 제2 하부 전극층과, 상기 제1 및 제2 워드선간에 배치되고, 상기 제1 비트선 아래부터 상기 제2 비트선 아래까지 상기 제1 및 제2 워드선의 연장 방향으로 연장된 제3 하부 전극층과,상기 제1 저항성 기억 소자 아래에 배치되고, 상기 제1 하부 전극층과 상기 제1 소스/드레인 확산층을 접속하는 제1 컨택트와, 상기 제2 저항성 기억 소자 아래에 배치되고, 상기 제2 하부 전극층과 상기 제3 소스/드레인 확산층을 접속하는 제2 컨택트와, 상기 제1 및 제2 워드선간의 상기 제2 비트선 아래에 배치되고, 상기 제3 하부 전극층과 상기 제2 소스/드레인 확산층을 접속하는 제3 컨택트와, 상기 제1 및 제2 워드선간의 상기 제1 비트선 아래에 배치되고, 상기 제3 하부 전극층과 상기 제1 비트선을 접속하는 제4 컨택트더 구비하는,반도체 기억 장치. [청구항 16] 제15항에 있어서,상기 제1 내지 제3 하부 전극층은 동일층 레벨배치되는,반도체 기억 장치. [청구항 17] 제1항에 있어서,상기제1 및 제2 워드선간에 배치되고, 상기 제2 비트선 아래부터 상기 제1 비트선 아래까지 상기 제1 및 제2 워드선의 연장 방향으로 연장되고, 상기 제2 소스/드레인 확산층에 접하여 반도체 기판 위 및 상기 반도체 기판 위에 형성된 절연층 위를 뻗어가는 배선층과, 상기 제1 및 제2 워드선간의 상기 제1 비트선 아래에 배치되고, 상기 배선층과 상기 제1 비트선을 접속하는 컨택트더 구비하는,반도체 기억 장치. [청구항 18] 제17항에 있어서,상기 절연층은 소자분리 절연층인,반도체 기억 장치. [청구항 19] 제1항에 있어서,상기제1 및 제2 저항성 기억 소자는, 자화 방향이 고정된 고정층과 자화 방향이 가변인 기록층과 상기 고정층 및 상기 기록층 사이에 형성된 절연층을 갖는 터널 자기 저항 소자이며, 상기 제1 및 제2 저항성 기억 소자의 각각의 양단에 전위차를 인가하여 자화 반전 임계값 전류 이상의 기입 전류를 흘림으로써 상기 기록층의 상기 자화 방향을 반전시키고, 상기 기입 전류가 흐르는 방향에 따라서 상기 고정층 및 상기 기록층의 자화 방향을 평행 또는 반평행하게 하고, 상기 제1 및 제2 저항성 기억 소자의 저항값변화시키는,반도체 기억 장치. [청구항 20] 제1항에 있어서,상기제1 및 제2 저항성 기억 소자는 결정 상변화소자인,반도체 기억 장치.