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다중모드 SDR 단말용 디지털 다운 컨버터 및 다운컨버팅 방법 document_id 1020080062856

출원번호
1020080062856
분류
전기(H섹션)
문맥 (context)
[청구항 1] 복수의 모드들 중 하나의 디지털 신호를 소정의 주파수 이하의 저대역으로 필터링하는 제1 공통 필터링부; 및 상기 복수의 모드들에 대응되는 복수의 제2 필터 계수용 메모리들을 참조하여 상기 제1 공통 필터링부에서 필터링된 신호의 주파수 특성을 향상시키도록 상기 제1 공통 필터링부에서 필터링된 신호를 필터링하는 제2 공통 필터링부를 포함하는 것을 특징으로 하는 다운 컨버터 [청구항 2] 제1항에 있어서,상기 제2 공통 필터링부는 상기 복수의 모드들 중 하나를 나타내는 모드 선택 정보에 따라 상기 복수의 제2 필터 계수용 메모리들 중 하나를 선택하고, 선택된 제2 필터 계수용 메모리에 저장된 복수의 제2 필터 계수들을 이용하여 상기 제1 공통 필터링부에서 필터링된신호를필터하는것을특징으로 하는다운 컨버터. [청구항 3] 제2항에 있어서,상기 제2 공통 필터링부는상기 제1 공통 필터링부에서 필터링된 신호를 보간 인수에 따라 단계적으로 지연시키는 복수의 지연 수단들;상기 모드 선택 정보에 따라 상기 복수의 제2 필터 계수용 메모리들 중 하나를 단계적으로 선택하는 스위칭부;상기 복수의 지연 수단들의 출력과 상기 스위칭부에 의해 선택된 제2 필터 계수용 메모리에 저장된 상기 복수의 제2 필터 계수들에 대하여 곱셈 연산을 수행하는 곱셈기; 및상기 곱셈기의 출력을 순차적으로 가산하는가산기포함하는것을특징으로 하는다운 컨버터. [청구항 4] 제2항에 있어서,상기 제1 공통 필터링부는 cic(cascaded integrator comb) 필터를 포함하고, 상기 제2 공통 필터링부는 4차 보간필터포함하는것을특징으로 하는다운 컨버터. [청구항 5] 제3항에 있어서,상기 복수의 제2 필터 계수용 메모리들 각각에 저장된 필터 계수의 개수는상기복수의모드들관계없이동일한것을특징으로 하는다운 컨버터. [청구항 6] 제1항에 있어서,상기 복수의 모드들에 대응되는 복수의 제3 필터 계수용 메모리들을 참조하여 상기 제2 공통 필터링부에서 필터링된 신호의 주파수 특성을 향상시키도록 상기 제2 공통 필터링부에서 필터링된 신호를 필터링하는제3공통필터링부더포함하는것을특징으로 하는다운 컨버터. [청구항 7] 제6항에 있어서,상기 제3 공통 필터링부는 상기 복수의 모드들 중 하나를 나타내는 모드 선택 정보에 따라 상기 복수의 제3 필터 계수용 메모리들 중 하나를 선택하고, 선택된 제3 필터 계수용 메모리에 저장된 복수의 제3 필터 계수들을 이용하여 상기 제2 공통 필터링부에서 필터링된신호를필터하는것을특징으로 하는다운 컨버터. [청구항 8] 제6항에 있어서,상기 제3 공통 필터링부는상기 제2 공통 필터링부에서 필터링된 신호를 단계적으로 지연시키는 복수의 지연 수단들;상기 모드 선택 정보에 따라 상기 복수의 지연 수단들 중 일부를 선택하는 제1 스위칭부;상기 모드 선택 정보에 따라 상기 복수의 제3 필터 계수용 메모리들 중 하나를 단계적으로 선택하는 제2 스위칭부;상기 제1 스위칭부에 의해 선택된 복수의 지연 수단들의 출력과 상기 제2 스위칭부에 의해 선택된 제3 필터 계수용 메모리에 저장된 상기 복수의 제3 필터 계수들에 대하여 곱셈 연산을 수행하는 곱셈기; 및상기 곱셈기의 출력을 순차적으로 가산하는가산기포함하는것을특징으로 하는다운 컨버터. [청구항 9] 제6항에 있어서,상기 제1 필터링부는 cic 필터를 포함하고, 상기 제2 필터링부는 4차 보간 필터를 포함하고, 상기 제3 필터링부는반대역필터포함하는것을특징으로 하는다운 컨버터. [청구항 10] 제4항 또는 제9항에 있어서,상기 4차보간 필터의 전달 함수는 차수에 따른 제1 내지 제5 필터 계수를 갖고, 상기 제1 및 제5 필터 계수는 서로 동일하고, 제2및제4필터계수서로동일한것을특징으로 하는다운 컨버터. [청구항 11] 제10항에 있어서,상기 4차보간 필터는 보간 인수 i에 대하여,인전달함수갖는것을특징으로 하는다운 컨버터. [청구항 12] 제6항에 있어서,상기 복수의 제3 필터 계수용 메모리들 각각에 저장된 필터 계수의 개수는 상기 복수의 모드들에 따라 서로 다른 것특징으로 하는다운 컨버터. [청구항 13] 제1항에 있어서,상기 제2 공통 필터링부에서 필터링된 신호를 소정의 데시메이션 인자로 데시메이션하는 데시메이터더포함하는것을특징으로 하는다운 컨버터. [청구항 14] 제6항에 있어서,상기 제3 공통 필터링부에서 필터링된 신호를 소정의 데시메이션 인자로 데시메이션하는 데시메이터더포함하는것을특징으로 하는다운 컨버터. [청구항 15] 제1항에 있어서,상기 복수의 모드들 중 하나의 아날로그 신호를 수신하여 상기 디지털 신호로 변환하는 아날로그/디지털 컨버터;상기 디지털 신호를 제1 주파수와 혼합하여 i(in-phase) 신호를 생성하는 제1 혼합기; 및상기 디지털 신호를 상기 제1 주파수와 90도의 위상차를 가지는 제2 주파수와 혼합하여 q(quadrature-phase) 신호를 생성하는 제2 혼합기를 더 포함하고,상기 아날로그/디지털 컨버터, 상기 제1 및 제2 혼합기는상기제1공통필터링부의전단연결되는것을특징으로 하는다운 컨버터. [청구항 16] 제15항에 있어서,상기 제1 공통 필터링부는 제1 공통 cic 필터 및 제2 공통 cic 필터를 포함하고, 상기 제1 공통 cic 필터는 상기 i 신호를 필터링하고, 상기 제2 cic 공통 필터는 상기 q신호를필터하는것을특징으로 하는다운 컨버터. [청구항 17] 제16항에 있어서,상기 제2 공통 필터링부는 제1 공통 4차 보간 필터 및 제2 공통 4차 보간 필터를 포함하고, 상기 제1 공통 4차 보간 필터는 상기 제1 공통 cic 필터에서 필터링된 신호를 필터링하고, 상기 제2 공통 4차 보간 필터는 상기 제2 공통 cic 필터에서 필터링된신호를필터하는것을특징으로 하는다운 컨버터. [청구항 18] 제17항에 있어서,상기 복수의 모드들에 대응되는 복수의 제3 필터 계수용 메모리들을 참조하여 상기 제2 공통 필터링부에서 필터링된 신호의 주파수 특성을 향상시키도록 상기 제2 공통 필터링부에서 필터링된 신호를 필터링하는 제3 공통 필터링부를 더 포함하고,상기 제3 공통 필터링부는 제1 공통 반대역 필터 및 제2 공통 반대역 필터를 포함하고, 상기 제1 공통 반대역 필터는 상기 제1 공통 4차 보간 필터에서 필터링된 신호를 필터링하고, 상기 제2 공통 반대역 필터는 상기 제2 공통 4차 보간 필터에서 필터링된신호를필터하는것을특징으로 하는다운 컨버터.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
제2 공통 필터링부가 모드 선택 정보에 따라 필터링을 수행할 때, 제3항에 기재된 구성 요소들을 이용하여 필터링을 수행하는 구체적인 절차는 무엇인가?
추론 과정 (compact_reasoning)
  1. 1과제 해석task_interpretation

    제2 공통 필터링부가 모드 선택 정보에 따라 제3항의 구성 요소들을 사용하여 필터링을 수행하는 구체적인 절차를 추출해야 한다.

  2. 2정보 추출information_extraction

    제3항에 기재된 구성 요소는 복수의 지연 수단들, 스위칭부, 곱셈기, 가산기이다.

    • 복수의 지연 수단들;상기 모드 선택 정보에 따라 상기 복수의 제2 필터 계수용 메모리들 중 하나를 단계적으로 선택하는 스위칭부;상기 복수의 지연 수단들의 출력과 상기 스위칭부에 의해 선택된 제2 필터 계수용 메모리에 저장된 상기 복수의 제2 필터 계수들에 대하여 곱셈 연산을 수행하는 곱셈기; 및상기 곱셈기의 출력을 순차적으로 가산하는가산기
  3. 3근거 선택evidence_selection

    제3항의 구성 요소들이 어떻게 상호작용하여 필터링을 수행하는지 나타내는 구절을 선택한다.

    • 상기 제1 공통 필터링부에서 필터링된 신호를 보간 인수에 따라 단계적으로 지연시키는 복수의 지연 수단들;상기 모드 선택 정보에 따라 상기 복수의 제2 필터 계수용 메모리들 중 하나를 단계적으로 선택하는 스위칭부;상기 복수의 지연 수단들의 출력과 상기 스위칭부에 의해 선택된 제2 필터 계수용 메모리에 저장된 상기 복수의 제2 필터 계수들에 대하여 곱셈 연산을 수행하는 곱셈기; 및상기 곱셈기의 출력을 순차적으로 가산하는가산기
  4. 4논리 통합logical_integration

    신호가 지연 수단을 통해 단계적으로 지연되고, 스위칭부가 모드에 따라 메모리를 선택하며, 지연된 신호와 선택된 계수가 곱셈기에서 곱해진 후 가산기에서 순차적으로 합산되는 과정을 통합한다.

  5. 5결론 도출conclusion_formulation

    필터링 절차는 1) 신호 지연, 2) 메모리 선택, 3) 곱셈 연산, 4) 순차적 가산의 단계로 구성된다.

  6. 6답변 생성answer_generation

    추출된 절차를 바탕으로 질문에 대한 답변을 작성한다.

최종 답변 (final_answer)
제2 공통 필터링부가 제3항의 구성 요소들을 이용하여 필터링을 수행하는 구체적인 절차는 다음과 같다. 우선, 제1 공통 필터링부에서 필터링된 신호를 복수의 지연 수단들을 통해 보간 인수에 따라 단계적으로 지연시킨다. 동시에, 스위칭부는 모드 선택 정보에 따라 복수의 제2 필터 계수용 메모리들 중 하나를 단계적으로 선택한다. 이후, 곱셈기는 지연된 신호의 출력과 스위칭부에 의해 선택된 메모리에 저장된 제2 필터 계수들에 대하여 곱셈 연산을 수행하며, 마지막으로 가산기가 곱셈기의 출력을 순차적으로 가산하여 필터링을 완료한다.
핵심 해석 (core_interpretation)
모드 선택 정보에 따라 적절한 필터 계수를 선택하고, 신호의 단계적 지연과 계수와의 곱셈 및 가산 과정을 통해 다중 모드 환경에서 최적화된 필터링을 수행하는 절차를 기술하고 있다.