반도체 장치 및 그 제조방법 document_id 1020080064937

[청구항 2] 제1항에 있어서,상기 리세스패턴은,제1패턴과 상기 제1패턴 아래에 연결되고 상기 제1패턴보다 작은 폭을 갖는 제2패턴포함하는반도체 장치. [청구항 4] 제2항에 있어서,상기 게이트전극의 폭은 상기 제2패턴의 폭동일하거나더 큰 반도체 장치. [청구항 5] 제1항에 있어서,상기 리세스패턴과 상기 게이트전극 사이에 형성된 게이트절연막더 포함하고,상기 갭의 폭은 상기 게이트절연막 두께보다 더 큰 반도체 장치. [청구항 6] 제1항에 있어서,상기 절연막은 갭을 매립하고 상기 게이트전극 측벽덮는반도체 장치. [청구항 7] 제1항에 있어서,상기 절연막은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 이루어진 단일막 또는 이들이 적층된 적층막포함하는반도체 장치. [청구항 8] 제1항에 있어서,상기 소스 및 드레인영역의 일함수와 상기 게이트전극의 일함수는 서로 동일하거나, 상기 소스드레인영역과 상기 게이트전극 사이의 일함수 차이의 절대값이 0.5ev 보다 작은 반도체 장치. [청구항 9] 제1항에 있어서,상기 게이트전극은 반도체막 또는 금속물질막으로 이루어진 단일막이거나, 상기 반도체막과 상기 금속물질막이 적층된 적층막포함하는반도체 장치. [청구항 10] 제9항에 있어서,상기 반도체막은 폴리실리콘막을 포함하고, 상기 금속물질막은 텅스텐막포함하는반도체 장치. [청구항 12] 제11항에 있어서,상기 리세스패턴은 상기 소자분리영역과 상기 활성영역을 동시에 가로지르는 라인(line) 형태포함하는반도체 장치. [청구항 13] 제11항에 있어서,상기 리세스패턴은,상기 소자분리영역과 상기 활성영역을 동시에 가로지르는 제1패턴;상기 활성영역에서 상기 제1패턴 아래에 연결되며 상기 제1패턴보다 작은 폭을 갖는 제2패턴; 및상기 소자분리영역에서 상기 제1패턴 아래에 연결되며 상기 제1패턴보다 작은 폭을 갖고 상기 제2패턴의 저부 표면 및 저부 양측면을 새들핀 구조로 노출시키는 제3패턴포함하는반도체 장치. [청구항 14] 제13항에 있어서,상기 제2패턴의 폭과 상기 제3패턴의 폭은서로 동일한반도체 장치. [청구항 16] 제13항에 있어서,상기 게이트전극의 폭은 상기 제2패턴의 폭동일하거나더 큰 반도체 장치. [청구항 17] 제11항에 있어서,상기 리세스패턴과 상기 게이트전극 사이에 형성된 게이트절연막더 포함하고,상기 갭의 폭은 상기 게이트절연막의 두께보다 더 큰 반도체 장치. [청구항 18] 제11항에 있어서,상기 절연막은 상기 갭을 매립하고, 상기 게이트전극 측벽덮는반도체 장치. [청구항 19] 제11항에 있어서,상기 절연막은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 이루어진 단일막 또는 이들이 적층된 적층막포함하는반도체 장치. [청구항 20] 제11항에 있어서,상기 소스 및 드레인영역의 일함수와 상기 게이트전극의 일함수는 서로 동일하거나, 상기 소스드레인영역과 상기 게이트전극 사이의 일함수 차이의 절대값이 0.5ev 보다 작은 반도체 장치. [청구항 21] 제11항에 있어서,상기 게이트전극은 반도체막 또는 금속물질막으로 이루어진 단일막이거나, 상기 반도체막과 상기 금속물질막이 적층된 적층막포함하는반도체 장치. [청구항 22] 제21항에 있어서,상기 반도체막은 폴리실리콘막을 포함하고, 상기 금속물질막은 텅스텐막포함하는반도체 장치.