플래시 메모리 소자, 이의 동작 방법 및 제조 방법 document_id 1020080075699

[청구항 1] 반도체 기판 상에 형성되며, 제1 방향으로 형성된 트렌치들을 포함하는 층간 절연막 상기 트렌치들 내에 순차적으로 적층된 제1 도전막, 제1 유전체막 및 제2 도전막 상기 제2 도전막을 포함한 상기 반도체 기판 상에 순차적으로 적층된 형성된 제1 절연막, 실리콘층 및 제2 절연막 상기 제2 절연막 상에 순차적으로 적층된 제3 도전막, 제2 유전체막 및 제4 도전막; 및 상기 제3 도전막이 형성된 영역들 사이의 상기 실리콘층에 형성된 접합 영역들을 포함하는 플래시 메모리 소자 [청구항 2] 제 1 항에 있어서,상기 제1 유전체막은 상기 제1 및 제2 도전막의 사이에서 상기 제2 도전막의 측벽과 상기 제1 층간 절연막의 사이연장되는플래시 메모리 소자. [청구항 3] 제 1 항에 있어서,상기 제2 도전막은 상기 트렌치 내에서 분할되어 상기 제1 방향배열되는플래시 메모리 소자. [청구항 4] 제 3 항에 있어서,상기 분할된 제2 도전막들 사이의 상기 트렌치 내에 형성된 제1 격리막더 포함하는플래시 메모리 소자. [청구항 5] 제 1 항에 있어서,상기 제2 도전막이 형성되는 영역과 상기 제3 도전막이 형성되는 영역이 상기 실리콘층을 사이대응하는플래시 메모리 소자. [청구항 6] 제 1 항에 있어서,상기 제1 도전막이 형성된 영역과 대응하는 영역에 제4 도전막이 상기 제1 방향형성되는플래시 메모리 소자. [청구항 7] 제 6 항에 있어서,상기 제3 도전막은 상기 제4 도전막의 하부에서 분할되어 상기 제1 방향배열되는플래시 메모리 소자. [청구항 8] 제 7 항에 있어서,상기 실리콘층은 상기 제3 도전막의 하부에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 라인형태로 이루어진플래시 메모리 소자. [청구항 9] 제 8 항에 있어서,상기 분할된 제3 도전막들 및 상기 분할된 상기 실리콘층들 사이의 공간에 형성된 제2 격리막더 포함하는플래시 메모리 소자. [청구항 10] 반도체 기판 상에 형성되며, 제1 방향으로 형성된 트렌치들을 포함하는 층간 절연막 상기 트렌치 내에 형성되며 제1 콘트롤 게이트가 제1 유전체막 하부에 위치하고 제1 플로팅 게이트가 상기 제1 유전체막 상에 위치하는 제1 메모리 셀들 상기 제1 메모리 셀들을 포함한 상기 반도체 기판 상에 형성된 실리콘층 상기 제1 메모리 셀들 사이의 상기 실리콘층에 형성된 접합 영역들; 및 상기 제1 메모리 셀들이 형성된 영역의 상기 실리콘층 상에 형성된 제2 메모리 셀들을 포함하는 플래시 메모리 소자 [청구항 11] 제 10 항에 있어서,상기 제2 메모리 셀들에 포함된 플로팅 게이트, 유전체막 및 콘트롤 게이트가 순차적적층된플래시 메모리 소자. [청구항 12] 제 10 항에 있어서,상기 실리콘층이 상기 제1 방향과 교차하는 제2 방향의 라인형태로 이루어진플래시 메모리 소자. [청구항 13] 제 10 항에 있어서,상기제1 및 제2 메모리 셀들 중 동일한 영역에 형성된 제1 및 제2 메모리 셀은 동일한 접합 영역과 채널 영역공유하는플래시 메모리 소자. [청구항 14] 반도체 기판 상에 형성되며, 라인 형태로 형성된 트렌치들을 포함하는 층간 절연막 상기 트렌치들 내에 각각 형성되며 콘트롤 게이트가 유전체막 하부에 위치하고 플로팅 게이트가 상기 유전체막 상에 위치하는 드레인 셀렉트 트랜지스터, 메모리 셀들 및 소오스 셀렉트 트랜지스터들을 포함하는 다수의 제1 스트링들 상기 제1 스트링들 포함한 상기 반도체 기판 상에 형성되며 다수의 접합 영역들을 포함하는 실리콘층 상기 제1 스트링들이 형성된 영역의 상기 실리콘층 상에 형성된 다수의 제2 스트링들 서로 인접한 상기 제1 스트링들 사이에 위치하는 제1 접합 영역과 전기적으로 연결되어 2개의 상기 제1 스트링들과 2개의 상기 제2 스트링들을 공유하는 비트라인; 및 서로 인접한 상기 제1 스트링들 사이에 위치하는 제2 접합 영역과 전기적으로 연결되어 2개의 상기 제1 스트링들과 2개의 상기 제2 스트링들을 공유하는 공통 소오스를 포함하는 플래시 메모리 소자 [청구항 15] 제 14 항에 있어서,상기 제2 스트링에 포함된 메모리 셀들은 플로팅 게이트, 유전체막 및 콘트롤 게이트가 순차적적층된플래시 메모리 소자. [청구항 16] 제 14 항에 있어서,상기 실리콘층이 상기 트렌치와 교차하는 방향의 라인형태로 이루어진플래시 메모리 소자. [청구항 17] 제 14 항에 있어서,상기 제1 스트링들은 서로 다른 메모리 셀 블록포함되는플래시 메모리 소자. [청구항 18] 제 14 항에 있어서,상기 제2 스트링들은 서로 다른 메모리 셀 블록포함되는플래시 메모리 소자. [청구항 19] 제 14 항에 있어서,상기 제1 스트링 및 상기 제2 스트링이 서로 다른 메모리 셀 블록포함되는플래시 메모리 소자. [청구항 20] 제 14 항에 있어서,상기제1 및 제2 스트링들 중 동일한 영역에 위치하는 상기 제1 스트링 및 상기 제2 스트링이 동일한 접합 영역과 채널 영역공유하는플래시 메모리 소자. [청구항 40] 반도체 기판 상에 형성되며, 라인 형태로 형성된 트렌치들을 포함하는 층간 절연막 상기 트렌치들 내에 형성된 제1 반도체 소자들을 포함하는 제1 메모리 셀 어레이 상기 제1 메모리 셀 어레이를 포함한 상기 반도체 기판 상에 형성되며 다수의 접합 영역들을 포함하는 실리콘층; 및 상기 제1 반도체 소자들이 형성된 영역과 대응하는 영역의 상기 실리콘층 상에 형성된 제2 반도체 소자들을 포함하는 제2 메모리 셀 어레이를 포함하는 플래시 메모리 소자 [청구항 41] 제 40 항에 있어서,상기 제1 반도체 소자들nan은상기제2반도체소자들뒤집힌구조로 이루어진플래시 메모리 소자. [청구항 42] 제 40 항에 있어서,상기 접합 영역은 상기 실리콘층의 하부에 형성되어 상기 제1 반도체 소자들의 접합 영역으로 사용되는 제1 접합 영역들과, 상기 제1 접합 영역들과 격리되면서 상기 실리콘층의 상부에 형성되어 상기 제2 반도체 소자들의 접합 영역으로 사용되는 제2 접합 영역들포함하는플래시 메모리 소자.