동작영역이 넓은 디지털제어발진기 document_id 1020080106937

[청구항 1] 위상제어신호(disable) 및 제4클록신호(clk4)에 응답하여 pll신호(pllclk) 및 상기 pll신호(pllclk)와 위상과 주파수가 동일한 제1클록신호(clk1)를 생성하는 위상보정블록(510) m(m은 정수)비트의 코어스 a제어신호(coar_a) 및 (m-1)비트의 코어스 b제어신호(coar_b)에 응답하여, 상기 pll신호(pllclk) 및 상기 제1클록신호(clk1)를 일정시간 지연시킨 제2클록신호(clk2) 및 제3클록신호(clk3)를 생성하는 코어스블록(520); 및 n(n은 정수)비트의 제1파인제어신호(fcb) 및 n비트의 제2파인제어신호(fc)에 응답하여 상기 제2클록신호(clk2) 및 상기 제3클록신호(clk3)에 보간법을 적용하여 상기 제4클록신호(clk4)를 생성하는 파인블록(530)을 구비하는 것을 특징으로 하는 디지털제어 발진기 [청구항 2] 제1항에 있어서,상기 위상보정블록(510)은, 상기 위상제어신호(disable) 및 상기 제4클록신호(clk4)에 대해 노어 연산(nor operation)을 수행하여 상기 pll신호(pllclk)를 생성하는 제1노어게이트(511) 및 상기 위상제어신호(disable) 및 상기 제4클록신호(clk4)에 대해 노어 연산을 수행하여 상기 제1클록신호(clk1)를 생성하는제2노어게이트구비하는것을특징으로 하는디지털제어 발진기. [청구항 3] 제1항에 있어서,상기 코어스블록(520)은, m비트의 상기 코어스 a제어신호(coar_a)에 응답하여 상기 pll신호(pllclk)에 단위지연시간(unit delay time)의 홀수배수의 지연시간을 추가한 상기 제2클록신호(clk2)를 생성하는 홀수배수 지연체인블록(521) 및 상기 (m-1)비트의 코어스 b제어신호(coar_b)에 응답하여 상기 제1클록신호(clk1)에 보간법을 적용하여 상기 제3클록신호(clk3)를 생성하는 짝수배수 지연체인블록(522)을 구비하며, 상기 제3클록신호(clk3)는 상기 제1클록신호(clk1)에 단위지연시간의 짝수배수의 지연시간을 추가한신호인것을특징으로 하는디지털제어 발진기. [청구항 4] 제3항에 있어서,상기 홀수배수 지연체인블록(521)은, 상기 pll신호(pllclk)를 수신하는 단자와 상기 제2클록신호(clk2)를 출력하는 단자 사이에 배치되는 제1중간 인버터(im11, 810); 상기 제1중간 인버터(im11)의 입출력단자 사이에 직렬로 연결된 제1왼쪽 인버터(il11), 제2중간 인버터(im12) 및 제1오른쪽 인버터(ir11)를 구비하는 제1홀수배수 지연체인회로(820); 상기 제2중간 인버터(im12)의 입출력단자 사이에 직렬로 연결된 제2왼쪽 인버터(il12), 제3중간 인버터(미도시, im13) 및 제2오른쪽 인버터(ir12)를 구비하는 제2홀수배수 지연체인회로(830); 제m중간 인버터(im1m)의 입출력단자 사이에 직렬로 연결된 제m왼쪽 인버터(il1m), 제(m+1)중간 인버터(im1(m+1)) 및 제m오른쪽 인버터(ir1m)를 구비하는 제m홀수배수 지연체인회로(840); 및 상기 제(m+1)중간 인버터(im1(m+1))의 입출력단자 사이에 직렬로 연결된 제(m+1)왼쪽 인버터(il1(m+1)) 및 제(m+1)오른쪽 인버터(ir1(m+1))를 구비하는 클로징 지연체인회로(850)를 구비하며, 상기 제1중간 인버터(im11), 상기 제2중간 인버터(im12) 내지 상기 제m중간 인버터(im1m)는, 제0코어스 a역제어신호(coar_ab[0]), 제1코어스 a역제어신호(coar_ab[1]) 내지 제(m-1)코어스 a역제어신호(coar_ab[m-1])에 각각 응답하여 동작하며, 상기 제1왼쪽 인버터(il11), 상기 제2왼쪽 인버터(il12) 내지 상기 제m왼쪽 인버터(il1m)는, 제0코어스 a제어신호(coar_a[0]), 제1코어스 a제어신호(coar_a[1]) 내지 제(m-1)코어스 a제어신호(coar_a[m-1])에 각각 응답하여 동작하고, 상기 제1오른쪽 인버터(ir11), 상기 제2오른쪽 인버터(ir12) 내지 상기 제m오른쪽 인버터(ir1m)는, 상기 제0코어스 a제어신호(coar_a[0]), 상기 제1코어스 a제어신호(coar_a[1]) 내지 상기 제(m-1)코어스 a제어신호(coar_a[m-1])에 각각 응답하여 동작하며, 상기 모든 인버터는제1형3상인버터인것을특징으로 하는디지털제어 발진기. [청구항 5] 제4항에 있어서,제0제어신호(c0)에 응답하여 동작하는 상기 제1형 3상인버터는, 일 단자가 제1전원전압(vdd)에 연결되고 게이트 단자에 입력신호(in)가 인가되는 p형 인버팅 트랜지스터(mp0); 일 단자가 제2전원전압(vss)에 연결되고 게이트 단자에 입력신호(in)가 인가되는 n형 인버팅 트랜지스터(mn0); 및 상기 p형 인버팅 트랜지스터(mp0)의 다른 일 단자 및 상기 n형 인버팅 트랜지스터(mn0)의 다른 일 단자를 연결하며, 하나의 제어신호(c0)에 응답하여 상기 제1형 3상 인버터의 지연시간을 조절하는지연조절부구비하는것을특징으로 하는디지털제어 발진기. [청구항 6] 제5항에 있어서,상기 지연조절부(611)는, 일 단자가 상기 p형 인버팅 트랜지스터(mp0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(out)를 출력하는 출력단자에 연결되며 게이트에 제0역제어신호(c0b)가 인가되는 제1p형 지연조절 트랜지스터(mp1); 일 단자는 상기 p형 인버팅 트랜지스터(mp0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(out)를 출력하는 출력단자에 연결되며 게이트에 상기 제0역제어신호(c0b)가 인가되는 제2p형 지연조절 트랜지스터(mp2); 일 단자가 상기 n형 인버팅 트랜지스터(mn0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(out)를 출력하는 출력단자에 연결되며 게이트 단자에는 제0제어신호(c0)가 인가되는 제1n형 지연조절 트랜지스터(mn1); 및 일 단자가 상기 n형 인버팅 트랜지스터(mn0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(out)를 출력하는 출력단자에 연결되며 게이트 단자에는 상기 제0제어신호(c0)가 인가되는 제2n형 지연조절 트랜지스터(mn2)를 구비하며, 상기 제0역제어신호(c0b)는 상기 제0제어신호(c0)와 크기(amplitude)는 동일하고 위상(phase)은 서로 반대인신호인것을특징으로 하는디지털제어 발진기. [청구항 7] 제3항에 있어서,상기 짝수배수 지연체인블록(522)은, 상기 제1클록신호(clk1)를 수신하는 단자와 상기 제3클록신호(clk3)를 출력하는 단자 사이에 배치되는 제1중간 인버터(1010, im21); 상기 제1중간 인버터(im21)의 입출력단자 사이에 직렬로 연결된 제1왼쪽 인버터(il21), 제2중간 인버터(im22) 및 제1오른쪽 인버터(ir21)를 구비하는 제1짝수배수 지연체인회로(1020); 상기 제2중간 인버터(im22)의 입출력단자 사이에 직렬로 연결된 제2왼쪽 인버터(il22), 제3중간 인버터(im23) 및 제2오른쪽 인버터(ir22)를 구비하는 제2짝수배수 지연체인회로(1030); 제m중간 인버터(im2m)의 입출력단자 사이에 직렬로 연결된 제m왼쪽 인버터(il2m), 제(m+1)중간 인버터(im2(m+1)) 및 제m오른쪽 인버터(ir2m)를 구비하는 제m짝수배수 지연체인회로(1040); 및 상기 제(m+1)중간 인버터(im2(m+1))의 입출력단자 사이에 직렬로 연결된 제(m+1)왼쪽 인버터(il2(m+1)) 및 제(m+1)오른쪽 인버터(ir2(m+1))를 구비하는 클로징 지연체인회로(1050)를 구비하며, 상기 제1중간 인버터(1010, im21)는 제0코어스 b역제어신호(coar_bb[0]) 및 제2전원전압(vss)에 응답하여 동작하며, 상기 제2중간 인버터(im22)는 제1코어스 b역제어신호(coar_bb[1]) 및 상기 제0코어스 b역제어신호(coar_bb[0])에 응답하여 동작하며, 상기 제(m-1)중간 인버터(im2(m-1))는 제(m-2)코어스 b역제어신호(coar_bb[m-2]) 및 제(m-3)코어스 b역제어신호(coar_bb[m-3])에 응답하여 동작하고, 상기 제m중간 인버터(im2m)는 제1전원전압(vdd) 및 제(m-2)코어스 b역제어신호(coar_bb[m-2])에 응답하여 동작하며, 상기 제(m+1)중간 인버터(im2(m+1))는 제1전원전압(vdd) 및 제1전원전압(vdd)에 응답하여 동작하고, 상기 제1왼쪽 인버터(il21)는 제1전원전압(vdd)에 응답하여 동작하며, 상기 제2왼쪽 인버터(il22) 내지 상기 제m왼쪽 인버터(il2m)는 제0코어스 b제어신호(coar_b[0]) 내지 제(m-2)코어스 b제어신호(coar_b[m-2])에 각각 응답하여 동작하고, 상기 제(m+1)왼쪽 인버터(il2(m+1))는 제2전원전압(vss)에 응답하여 동작하고, 상기 제1오른쪽 인버터(ir21)는 제1전원전압(vdd) 및 상기 제0코어스 b제어신호(coar_b[0])에 응답하여 동작하고, 상기 제2오른쪽 인버터(ir22)는 상기 제0코어스 b제어신호(coar_b[0]) 및 상기 제1코어스 b제어신호(coar_b[1])에 응답하여 동작하며, 상기 제(m-1)오른쪽 인버터(ir2(m-1))는 제(m-3)코어스 b제어신호(coar_b[m-3]) 및 제(m-2)코어스 b제어신호(coar_b[m-2])에 응답하여 동작하고, 상기 제m오른쪽 인버터(ir2m)는 상기 제(m-2)코어스 b제어신호(coar_b[m-2]) 및 제2전원전압(vss)에 응답하여 동작하며, 상기 제(m+1)오른쪽 인버터(ir2(m+1))는 제2전원전압(vss) 및 제2전원전압(vss)에 응답하여 동작하며, 상기 모든 인버터는제2형3상인버터인것을특징으로 하는디지털제어 발진기. [청구항 8] 제7항에 있어서,개의 제어신호에 응답하여 동작하는 상기 제2형 3상 인버터는, 일 단자가 제1전원전압(vdd)에 연결되고 게이트 단자에 입력신호(in)가 인가되는 p형 인버팅 트랜지스터(mp0); 일 단자가 제2전원전압(vss)에 연결되고 게이트 단자에 입력신호(in)가 인가되는 n형 인버팅 트랜지스터(mn0); 및 상기 p형 인버팅 트랜지스터(mp0)의 다른 일 단자 및 상기 n형 인버팅 트랜지스터(mn0)의 다른 일 단자를 연결하며, 두 개의 제어신호(c1, c2)에 응답하여 상기 제2형 3상 인버터의 지연시간을 조절하는지연조절부구비하는것을특징으로 하는디지털제어 발진기. [청구항 9] 제8항에 있어서,상기 지연조절부(711)는, 일 단자가 상기 p형 인버팅 트랜지스터(mp0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(out)를 출력하는 출력단자에 연결되며 게이트에 제1역제어신호(c1b)가 인가되는 제1p형 지연조절 트랜지스터(mp1); 일 단자가 상기 p형 인버팅 트랜지스터(mp0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(out)를 출력하는 출력단자에 연결되며 게이트에 제2역제어신호(c2b)가 인가되는 제2p형 지연조절 트랜지스터(mp2); 일 단자가 상기 n형 인버팅 트랜지스터(mn0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(out)를 출력하는 출력단자에 연결되며 게이트 단자에는 제1제어신호(c1)가 인가되는 제1n형 지연조절 트랜지스터(mn1); 및 일 단자가 상기 n형 인버팅 트랜지스터(mn0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(out)를 출력하는 출력단자에 연결되며 게이트 단자에는 제2제어신호(c2)가 인가되는 제2n형 지연조절 트랜지스터(mn2)를 구비하며, 상기 제1역제어신호(c1b)는 상기 제1제어신호(c1)와 그리고 상기 제2역제어신호(c2b)는 상기 제2제어신호(c2)와 크기(amplitude)는 동일하고 위상(phase)은 서로 반대인신호인것을특징으로 하는디지털제어 발진기. [청구항 10] 제1항에 있어서,블록(530)은, 상기 제1파인제어신호(fcb)에 응답하여 상기 제2클록신호(clk2)를 일정시간 지연시키는 제1미세조정지연블록(531); 및 상기 제2파인제어신호(fc)에 응답하여 상기 제3클록신호(clk3)를 일정시간 지연시키는 제2미세조정지연블록(532)을 구비하며, 상기 제1미세조정지연블록(531) 및 상기 제2미세조정지연블록(532)의 출력단자는 공통으로 연결되어 상기 제4클록신호생성하는것을특징으로 하는디지털제어 발진기. [청구항 11] 제3항에 있어서,상기 코어스a제어신호(coar_a)의 상태가 변화할 때는 상기 코어스 b제어신호(coar_b)의 상태가 변화하지 않고, 상기 코어스 b제어신호(coar_b)의 상태가 변화할 때는 상기 코어스 a제어신호(coar_a)의상태변화하지않는것을특징으로 하는디지털제어 발진기.