데이터 처리 장치 및 방법 document_id 1020080107338

[청구항 1] ofdm(orthogonal frequency division multiplexed) 심볼들의 기설정된 수의 서브캐리어 신호들로부터 수신된 심볼들을 출력 심볼 스트림에 맵핑하는 데이터 처리 장치로서, ofdm 서브캐리어 신호들로부터의 기설정된 수의 데이터 심볼들을 메모리에 리드인(read-into)하고, 상기 맵핑을 달성하기 위해 상기 데이터 심볼들을 상기 메모리로부터 출력 심볼 스트림으로 리드아웃(read-out)하여, 상기 데이터 심볼들이 상기 ofdm 서브캐리어 신호들로부터 디인터리버되도록 동작가능한 디인터리버와 - 상기 리드아웃은 상기 리드인과 상이한 순서이고, 상기 순서는 어드레스들의 세트로부터 결정됨 -, 상기 어드레스들의 세트를 생성하도록 동작가능한 어드레스 생성기 - 어드레스는 ofdm 서브캐리어 신호로부터 수신된 데이터 심볼을 상기 출력 심볼 스트림으로 맵핑하기 위해, 수신된 데이터 심볼들마다 생성됨 - 를 포함하고, 상기 어드레스 생성기는, 기설정된 수의 레지스터 스테이지들을 포함하고, 생성기 다항식에 따라 의사 랜덤 비트 시퀀스를 생성하도록 동작가능한 선형 피드백 시프트 레지스터와, 시프트 레지스터 스테이지들의 컨텐츠를 수신하고, 상기 레지스터 스테이지에 존재하는 비트들의 순서를 순열 코드에 따라 변경하여 상기 ofdm 서브캐리어들 중 하나의 어드레스를 형성하도록 동작가능한 순열 회로와, 어드레스 검사 회로와 협력하여, 생성된 어드레스가 소정의 최대 유효 어드레스를 초과하는 경우, 어드레스를 재생성하도록 동작가능한 제어 유닛 을 포함하고, 상기 소정의 최대 유효 어드레스는 4096개이고, 상기 선형 피드백 시프트 레지스터는, 의 상기 선형 피드백 시프트 레지스터를 위한 생성기 다항식을 갖는 11개의 레지스터 스테이지들을 갖고, 상기 순열 코드는 부가 비트와 함께 12개의 비트 어드레스를 형성하며, 상기 순열 회로는, 상기 레지스터 스테이지들의 비트들의 순서를 변경하는 상기 순열 코드를 변경하여, ofdm 심볼마다 상기 어드레스들의 세트를 형성하도록 구성되는 것을 특징으로 하는 데이터 처리 장치 [청구항 2] 제1항에 있어서,상기 순열 회로는 연속적인 ofdm 심볼들에 대해 상이한 순열 코드들의 시퀀스를 순환시키도록 동작가능한데이터 처리 장치. [청구항 3] 제2항에 있어서,순열 코드들의 시퀀스 중 하나는, 표에 의해 정의되는 순열 코드에 따라 n번째 레지스터 스테이지 에 존재하는 비트로부터 i번째 데이터 심볼에 대한 12개의 비트 어드레스형성하는데이터 처리 장치. [청구항 4] 제2항 또는 제3항에 있어서,상기 순열 코드들의 시퀀스는, 및 인 2개의 순열 코드들포함하는데이터 처리 장치. [청구항 5] 제1항에 있어서,상기 소정의 최대 유효 어드레스는 실질적으로 2000과 4096 사이의값인데이터 처리 장치. [청구항 6] 제5항에 있어서,상기ofdm 심볼은, 공지된 심볼들을 전하도록 구성되는 파일럿 서브캐리어들을 포함하고, 상기 소정의 최대 유효 어드레스는 상기 ofdm 심볼에 존재하는 파일럿 서브캐리어 심볼들의 개수의존하는데이터 처리 장치. [청구항 7] 제1항에 있어서,4096개의 서브캐리어들은 복수의 동작 모드들 중 하나에 의해 제공되고, 상기 4096개의 서브캐리어들은 상기 동작 모드들 중 어느 하나의 ofdm 심볼들 내의 최대 수의 서브캐리어들의 절반 이하를 제공하며, 상기 데이터 심볼들은 제1 ofdm 심볼들로부터 수신된 데이터 심볼들의 제1 세트들과, 제2 ofdm 심볼들로부터 수신된 데이터 심볼들의 제2 세트들을 포함하고, 상기 데이터 처리 장치는 홀수의 인터리빙 처리에 따라 상기 데이터 심볼들의 제1 세트들 및 제2 세트들을 출력 데이터 스트림으로 디인터리빙하도록 동작가능하고,상기 홀수의 인터리빙 처리는,상기 시퀀스의 순열 코드들 중 하나로 생성된 상기 어드레스들의 세트에 의해 결정되는 순서에 따라, 상기 제1 ofdm 심볼들의 서브캐리어들로부터 수신된 데이터 심볼들의 제1 세트들을 상기 메모리의 제1 부분에 라이트하는 단계와,상기 데이터 심볼들의 제1 세트들의 순차적 순서에 따라, 상기 데이터 심볼들의 제1 세트들을 상기 메모리의 제1 부분으로부터 상기 출력 데이터 스트림으로 리드아웃하는 단계와,상기 시퀀스의 순열 코드들의 다른 하나로 생성된 상기 어드레스들의 세트에 의해 정의된 순서에 따라, 상기 제2 ofdm 심볼들의 서브캐리어로들부터 수신된 데이터 심볼들의 제2 세트를 상기 메모리의 제2 부분에 라이트하는 단계와,상기 데이터 심볼들의 제2 세트들의 순차적 순서에 따라, 상기 데이터 심볼들의 제2 세트들을 상기 메모리의 제2 부분으로부터 상기 출력 데이터 스트림으로 리드아웃하는 단계포함하는데이터 처리 장치. [청구항 8] ofdm 변조 심볼들로부터 데이터를 수신하는 수신기로서, 상기 수신기는, ofdm 심볼들을 수신하여 상기 ofdm 심볼들의 기설정된 수의 서브캐리어들로부터 상기 데이터 심볼들을 복구하고, 상기 ofmd 심볼들로부터 수신된 상기 데이터 심볼들을 출력 데이터 스트림으로 맵핑하도록 구성된 데이터 프로세서를 포함하며, 상기 데이터 프로세서는, ofdm 서브캐리어 심볼들로부터의 기설정된 수의 데이터 심볼들을 메모리에 리드인하고, 상기 맵핑을 달성하기 위해 상기 데이터 심볼들을 상기 메모리로부터 출력 심볼 스트림으로 리드아웃(read-out)하여, 상기 데이터 심볼들이 상기 ofdm 서브캐리어 신호들로부터 디인터리버되도록 동작가능한 디인터리버와 - 상기 리드아웃은 상기 리드인과 상이한 순서이고, 상기 순서는 어드레스들의 세트로부터 결정됨 - , 상기 어드레스들의 세트를 생성하도록 동작가능한 어드레스 생성기 - 어드레스는 수신된 데이터 심볼을 ofdm 서브캐리어 신호로부터 상기 출력 심볼 스트림으로 맵핑하기 위해, 수신된 데이터 심볼들마다 생성됨 - 를 포함하고, 상기 어드레스 생성기는, 기설정된 수의 레지스터 스테이지들을 포함하고, 생성기 다항식에 따라 의사-랜덤 비트 시퀀스를 생성하도록 동작가능한 선형 피드백 시프트 레지스터와, 시프트 레지스터 스테이지들의 컨텐츠를 수신하고, 순열 코드에 따라 상기 레지스터 스테이지들에 존재하는 비트들의 순서를 변경하여 상기 ofdm 서브캐리들 중 하나의 어드레스를 형성하도록 동작가능한 순열 회로와, 어드레스 검사 회로와 협력하여, 생성된 어드레스가 소정의 최대 유효 어드레스를 초과하는 경우, 어드레스를 재생성하도록 동작가능한 제어 유닛 을 포함하고, 소정의 최대 유효 어드레스는 4096개이고, 상기 선형 피드백 시프트 레지스터는, 의 상기 선형 피드백 시프트 레지스터를 위한 생성기 다항식을 갖는 11개의 레지스터 스테이지들을 갖고, 상기 순열 순서는 부가 비트와 함께 12개의 비트 어드레스를 형성하며, 상기 순열 회로는, 상기 레지스터 스테이지들의 비트들의 순서를 변경하는 상기 순열 코드를 변경하여, ofdm 심볼마다 상기 어드레스들의 세트를 형성하도록 구성되는 것을 특징으로 하는 수신기 [청구항 9] 제8항에 있어서,상기 수신기는 dvb-t(digital video broadcasting-terrestrial), dvb-h(dvb-handheld) 또는 dvb-t2(digital video broadcasting-terrestrial 2) 표준과 같은 dvb 표준에 따라 변조된데이터수신하도록구성된 수신기. [청구항 19] ofdm 심볼의 서브캐리어들상에 인터리빙된 데이터 심볼들의 수신에 이용되며, 어드레스들의 세트를 생성하도록 동작가능한 어드레스 생성기로서 - 어드레스 각각은 데이터 심볼을 맵핑시킬 서브캐리어 신호들 중 하나를 나타내도록 데이터 심볼들마다 생성됨 -, 기설정된 수의 레지스터 스테이지들을 포함하고, 생성기 다항식에 따라 의사-랜덤 비트 시퀀스를 생성하도록 동작가능한 선형 피드백 시프트 레지스터와, 시프트 레지스터 스테이지들의 컨텐츠를 수신하고, 순열 코드에 따라 상기 레지스터 스테이지들에 존재하는 비트들의 순서를 변경하여 어드레스를 형성하도록 동작가능한 순열 회로와, 어드레스 검사 회로와 협력하여, 생성된 어드레스가 소정의 최대 유효 어드레스를 초과하는 경우, 어드레스를 재생성하도록 동작가능한 제어 유닛 을 포함하고, 소정의 최대 유효 어드레스는 4096개이고, 상기 선형 피드백 시프트 레지스터는, 의 상기 선형 피드백 시프트 레지스터를 위한 생성기 다항식을 갖는 11개의 레지스터 스테이지들을 갖고, 상기 순열 코드는 부가 비트와 함께 12개의 비트 어드레스를 형성하며, 상기 순열 회로는, 상기 레지스터 스테이지들의 비트들의 순서를 변경하는 상기 순열 코드를 변경하여, ofdm 심볼마다 상기 어드레스들의 세트를 형성하도록 구성되는 것을 특징으로 하는 어드레스 생성기 [청구항 20] 제19항에 있어서,상기 순열 회로는 연속적인 ofdm 심볼들에 대한 상이한 순열 코드들의 시퀀스를 순환시키도록 동작가능한어드레스 생성기. [청구항 21] 제20항에 있어서,순열 코드들의 시퀀스 중 하나는, 표에 의해 정의되는 순열 코드에 따라 n번째 레지스터 스테이지 에 존재하는 비트로부터 i번째 데이터 심볼에 대한 12개의 비트 어드레스형성하는어드레스 생성기. [청구항 22] 제20항 또는 제21항에 있어서,상기 순열 코드들의 시퀀스는, 및 인 2개의 순열 코드들포함하는어드레스 생성기. [청구항 23] ofdm 심볼들의 기설정된 수의 서브캐리어 신호들로부터 수신된 데이터 심볼들을 출력 심볼 스트림에 맵핑하는 데이터 처리 장치로서 - 상기 기설정된 수의 서브캐리어 신호들은 복수의 동작 모드 중 하나에 따라 결정되고, 상기 데이터 심볼들은 제1 ofdm 심볼들에 맵핑하기 위한 데이터 심볼들의 제1 세트들과, 제2 ofdm 심들볼에 맵핑하기 위한 데이터 심볼들의 제2 세트들로 분할됨 -, ofdm 서브캐리어 신호들로부터의 기설정된 수의 데이터 심볼들을 메모리에 리드인하고, 상기 맵핑을 달성하기 위해 상기 데이터 심볼들을 상기 메모리로부터 상기 출력 심볼 스트림으로 리드아웃(read-out)하여, 상기 데이터 심볼들이 상기 ofdm 서브캐리어 신호들로부터 디인터리버되도록 동작가능한 디인터리버와 - 상기 리드아웃은 상기 리드인과 상이한 순서이고, 상기 순서는 어드레스들의 세트로부터 결정됨 -, 상기 어드레스들의 세트를 생성하도록 동작가능한 어드세스 생성기 - 어드레스는 ofdm 서브캐리어 신호로부터 수신된 데이터 심볼을 상기 출력 심볼 스트림으로 맵핑하기 위해, 수신된 데이터 심볼들마다 생성됨 - 를 포함하고, 상기 어드레스 생성기는, 기설정된 수의 레지스터 스테이지들을 포함하고, 생성기 다항식에 따라 의사 랜덤 비트 시퀀스를 생성하도록 동작가능한 선형 피드백 시프트 레지스터와, 시프트 레지스터 스테이지들의 컨텐츠를 수신하고, 상기 레지스터 스테이지에 존재하는 비트들의 순서를 순열 코드에 따라 변경하여 상기 ofdm 서브캐리어들 중 하나의 어드레스를 형성하도록 동작가능한 순열 회로와, 어드레스 검사 회로와 협력하여, 생성된 어드레스가 소정의 최대 유효 어드레스를 초과하는 경우, 어드레스를 재생성하도록 동작가능한 제어 유닛을 포함하며, 복수의 동작 모드 중 하나는, 상기 동작 모드들 중 어느 하나의 ofdm 심볼들 내의 최대 수의 서브캐리어들의 절반 이하인 4096개의 서브캐리어들을 ofdm 심볼들에 제공하며, 상기 소정의 최대 유효 어드레스는 4096개이고, 상기 선형 피드백 시프트 레지스터는, 의 상기 선형 피드백 시프트 레지스터를 위한 생성기 다항식을 갖는 11개의 레지스터 스테이지들을 갖고, 상기 순열 코드는 부가 비트와 함께 12개의 비트 어드레스를 형성하며, 상기 데이터 처리 장치는, 홀수의 인터리빙 처리에 따라, 상기 데이터 심볼들의 제1 세트들 및 제2 세트들을 상기 출력 데이터 스트림으로 디인터리빙하며, 상기 홀수의 인터리빙 처리는, 상기 어드레스들의 세트에 의해 결정되는 순서에 따라, 상기 제1 ofdm 심볼들의 서브캐리어들로부터 수신된 데이터 심볼들의 제1 세트들을 상기 메모리의 제1 부분에 라이트하는 단계와, 상기 데이터 심볼들의 제1 세트들의 순차적 순서에 따라, 상기 데이터 심볼들의 제1 세트들을 상기 메모리의 제1 부분으로부터 상기 출력 데이터 스트림으로 리드아웃하는 단계와, 상기 어드레스들의 세트에 의해 정의된 순서에 따라, 상기 제2 ofdm 심볼들의 서브캐리어로들부터 수신된 데이터 심볼들의 제2 세트를 상기 메모리의 제2 부분에 라이트하는 단계와, 상기 데이터 심볼들의 제2 세트들의 순차적 순서에 따라, 상기 데이터 심볼들의 제2 세트들을 상기 메모리의 제2 부분으로부터 상기 출력 데이터 스트림으로 리드아웃하는 단계 를 포함하는 데이터 처리 장치 [청구항 24] 제23항에 있어서,상기 순열 코드는, 표에 의해 정의되는 순열 코드에 따라 n번째 레지스터 스테이지 에 존재하는 비트로부터 i번째 데이터 심볼에 대한 12개의 비트 어드레스형성하는데이터 처리 장치.