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반도체 패키지용 기판 및 그의 제조방법과 상기 기판을 갖는 반도체 패키지 document_id 1020090039717

출원번호
1020090039717
분류
전기(H섹션)
문맥 (context)
[청구항 1] 일면 및 상기 일면에 대향하는 타면을 갖는 절연층 상기 절연층의 일면에 형성된 제1도전패턴 상기 제1도전패턴을 포함한 상기 절연층의 일면에 선택적으로 상기 제1도전패턴의 일부분을 노출시키도록 형성된 솔더마스크; 및 상기 절연층의 타면 상에 부착된 접착제 를 포함하는 것을 특징으로 하는 반도체 패키지용 기판 [청구항 2] 제 1 항에 있어서,상기 솔더마스크로부터 노출된 제1도전패턴 부분 상에 도금된금속막더포함하는것을특징으로 하는반도체 패키지용 기판. [청구항 3] 제 2 항에 있어서,상기 제1도전패턴은 구리로 이루어지고, 상기 금속막은 ni 및 au의적층막으로이루어진것을특징으로 하는반도체 패키지용 기판. [청구항 4] 제 1 항에 있어서,상기 절연층은 중앙부에 캐버티구비된것을특징으로 하는반도체 패키지용 기판. [청구항 5] 제 1 항에 있어서,상기 절연층 내에 상기 절연층의 일면에 형성된 제1도전패턴과 연결되게 형성된 비아패턴; 및 상기 절연층의 타면에 비아 패턴과 연결되게 형성된제2도전패턴더포함하는것을특징으로 하는반도체 패키지용 기판. [청구항 21] 일면 및 상기 일면에 대향하는 타면을 가지며 중앙부에 캐버티가 구비된 절연층과, 상기 절연층의 일면에 형성된 제1도전패턴과, 상기 도전패턴을 포함한 절연층의 일면 상에 상기 도전패턴의 일부분이 노출되도록 형성된 솔더마스크와, 상기 절연층의 타면 상에 부착된 접착제를 포함하는 기판 상기 기판의 타면 상에 상기 접착제에 의해 페이스-다운 타입으로 부착된 반도체 칩; 및 상기 반도체 칩과 기판의 도전패턴을 연결하는 전기적 연결 수단 을 포함하는 것을 특징으로 하는 반도체 패키지 [청구항 22] 제 21 항에 있어서,상기 기판은, 상기 솔더마스크로부터 노출된 도전패턴 부분 상에 형성된금속막더포함하는것을특징으로 하는반도체 패키지. [청구항 23] 제 22 항에 있어서,상기 도전패턴은 구리로 형성하고, 상기 금속막은 ni 및 au의적층막형성하는것을특징으로 하는반도체 패키지. [청구항 24] 제 21 항에 있어서,상기 전기적 연결 수단은 상기 절연층의 캐버티를 관통하여상기반도체 칩과기판의도전패턴연결하는것을특징으로 하는반도체 패키지. [청구항 25] 제 24 항에 있어서,상기 전기적 연결 수단nan은금속와이어포함하는것을특징으로 하는반도체 패키지. [청구항 26] 제 21 항에 있어서,상기 반도체 칩 및 전기적 연결 수단을 포함한 상기 기판의 타면을 밀봉하는 봉지제; 및 상기 기판의 도전패턴 상에 부착된외부접속수단더포함하는것을특징으로 하는반도체 패키지. [청구항 27] 일면 및 상기 일면에 대향하는 타면을 갖는 절연층과, 상기 절연층의 일면에 형성된 제1도전패턴과, 상기 절연층 내에 상기 제1도전패턴과 연결되게 형성된 비아패턴과, 상기 절연층의 타면 상에 상기 비아패턴과 연결되게 형성된 제2도전패턴과, 상기 제1도전패턴을 포함한 절연층의 일면 상에 상기 제1도전패턴의 일부분이 노출되도록 형성된 솔더마스크와, 상기 절연층의 타면 상에 부착된 접착제를 포함하는 기판 상기 기판의 타면 상에 상기 접착제에 의해 페이스-업 타입으로 부착된 반도체 칩; 및 상기 반도체 칩과 기판의 제1도전패턴을 연결하는 전기적 연결 수단 을 포함하는 것을 특징으로 하는 반도체 패키지 [청구항 28] 제 27 항에 있어서,상기 기판은, 상기 솔더마스크로부터 노출된 도전패턴 부분 상에 형성된금속막더포함하는것을특징으로 하는반도체 패키지. [청구항 29] 제 27 항에 있어서,상기 제1도전패턴은 구리로 형성하고, 상기 금속막은 ni 및 au의적층막형성하는것을특징으로 하는반도체 패키지. [청구항 30] 제 27 항에 있어서,상기 전기적 연결 수단nan은금속와이어포함하는것을특징으로 하는반도체 패키지. [청구항 31] 제 27 항에 있어서,상기 반도체 칩 및 전기적 연결 수단을 포함한 상기 기판의 타면을 밀봉하는 봉지제; 및 상기 기판의 제1도전패턴 상에 부착된외부접속수단더포함하는것을특징으로 하는반도체 패키지.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
반도체 패키지용 기판의 절연층 내에 형성된 비아패턴과 제1도전패턴, 제2도전패턴은 각각 어떠한 연결 관계를 갖는가?
추론 과정 (compact_reasoning)
  1. 1과제 해석task_interpretation

    비아패턴, 제1도전패턴, 제2도전패턴 사이의 전기적 연결 관계를 파악하는 것이 과제이다.

  2. 2정보 추출information_extraction

    청구항 5를 통해 비아패턴이 제1도전패턴과 연결되고, 제2도전패턴이 비아패턴과 연결된다는 정보를 추출한다.

    • 상기 절연층 내에 상기 절연층의 일면에 형성된 제1도전패턴과 연결되게 형성된 비아패턴; 및 상기 절연층의 타면에 비아 패턴과 연결되게 형성된 제2도전패턴
  3. 3근거 선택evidence_selection

    비아패턴이 제1도전패턴 및 제2도전패턴과 각각 연결된다는 구절을 핵심 근거로 선택한다.

    • 제1도전패턴과 연결되게 형성된 비아패턴; 및 상기 절연층의 타면에 비아 패턴과 연결되게 형성된 제2도전패턴
  4. 4논리 통합logical_integration

    비아패턴이 절연층 내에서 제1도전패턴(일면)과 제2도전패턴(타면)을 매개하여 연결하는 구조임을 통합한다.

  5. 5결론 도출conclusion_formulation

    비아패턴은 제1도전패턴과 연결되고, 동시에 제2도전패턴과도 연결되어 두 패턴을 잇는 역할을 한다.

  6. 6답변 생성answer_generation

    추출된 논리를 바탕으로 질문에 대한 최종 답변을 작성한다.

최종 답변 (final_answer)
비아패턴은 절연층의 일면에 형성된 제1도전패턴과 연결되도록 형성되며, 동시에 절연층의 타면에 형성된 제2도전패턴과도 연결되도록 형성되어 두 도전패턴을 연결한다.
핵심 해석 (core_interpretation)
절연층의 양면에 위치한 제1도전패턴과 제2도전패턴을 비아패턴을 통해 전기적으로 연결하는 기판 구조를 나타낸다.