커패시턴스를 사용한 칩 패키지의 도금 스터브 반사 최소화 기법 document_id 1020090078703

[청구항 1] 칩을 인쇄회로기판과 인터페이싱하기 위한 다중 층 기판에 있어서, 칩 탑재 위치, 상기 칩 탑재 위치로부터 이격된 신호 인터커넥트, 상기 칩 탑재 위치 부근으로부터 상기 신호 인터커넥트로 연장된 신호 트레이스, 및 상기 신호 인터커넥트로부터 연장된 도금 스터브를 제공하는 제1 외부 층 접지 층; 및 상기 도금 스터브를 상기 접지 층에 결합하는 커패시터를 포함하는 다중 층 기판 [청구항 2] 청구항 1에 있어서,상기 커패시터는 상기 제1 외부 층에 고정된 개별 커패시터를 포함하며, 상기 개별 커패시터는 상기 도금 스터브에 전기적으로 연결된 제1 리드 및 상기 접지 층에 전기적으로 연결된 제2 리드포함하는다중 층 기판. [청구항 3] 청구항 1에 있어서,상기 커패시터는 상기 다중 층 기판 내에 매몰되는다중 층 기판. [청구항 4] 청구항 3에 있어서,상기 다중 층 기판 내에 매몰된 커패시터는,상기 접지 층에 형성된 제1 커패시터 전극; 및상기 접지 층으로부터 이격된 다른 층에 형성된 제2 커패시터 전극포함하는다중 층 기판. [청구항 5] 청구항 3에 있어서,상기 제2 커패시터 전극은 파워층형성되는다중 층 기판. [청구항 6] 청구항 1에 있어서,상기 신호 인터커넥트와 중심이 맞춰지고 상기 신호 인터커넥트와 전기적으로 통신하는 비아더 포함하는다중 층 기판. [청구항 7] 청구항 6에 있어서,상기 제1 외부 층에 반대되는 제2 외부 층을 더 포함하되, 상기 비아는 상기 제1 외부 층으로부터 상기 제2 외부 층으로 연장되며;상기 제2 외부 층 상에 상기 비아와 연결된 볼 그리드 어레이의 볼더 포함하는다중 층 기판. [청구항 8] 제1 외부 면 및 반대의 제2 외부 면을 갖는 다중 층 기판 상기 기판의 제1 면에 고정된 칩 상기 기판의 제1 면을 따르는 신호 인터커넥트, 상기 신호 인터커넥트에 상기 칩을 전기적으로 연결하는 신호 트레이스, 상기 신호 인터커넥트로부터 바깥쪽으로 연장되는 도금 스터브, 및 상기 도금 스터브를 접지에 연결하는 커패시터; 및 상기 제1 또는 제2 면을 따라 배치되고 인쇄회로기판 상의 상응하는 전기적 컨택과 짝을 이루도록 구성되는 전기적 컨택을 포함하는 칩 패키지 [청구항 9] 청구항 8에 있어서,상기제1 또는 제2 면을 따라 배치된 전기적 컨택은 볼 그리드 어레이의 볼포함하는칩 패키지. [청구항 10] 청구항 8에 있어서,상기 신호 트레이스에 상기 칩을 전기적으로 연결하는 본드 와이어더 포함하는칩 패키지. [청구항 11] 청구항 8에 있어서,상기 커패시터는 상기 제1 외부 면에 고정된 개별 커패시터를 포함하며, 상기 개별 커패시터는 상기 도금 스터브에 전기적으로 연결된 제1 리드 및 상기 다중 층 기판에서 접지 층에 전기적으로 연결된 제2 리드포함하는칩 패키지. [청구항 12] 청구항 8에 있어서,상기 커패시터는 상기 다중 층 기판 내에 매몰되는칩 패키지. [청구항 13] 청구항 12에 있어서,상기 다중 층 기판 내에 매몰되는 커패시터는,상기 접지 층에 형성된 제1 커패시터 전극; 및상기 접지 층으로부터 이격된 다른 층에 형성된 제2 커패시터 전극포함하는칩 패키지. [청구항 14] 청구항 12에 있어서,상기 제2 커패시터 전극은 상기 다중 층 기판의 파워층형성되는칩 패키지.