플래시 메모리 소자 및 플래시 메모리 소자의 셀 어레이 document_id 1020090122423

[청구항 1] 기판 위에 형성된 제1게이트 상기 제1게이트 밑에 각각 형성된 제1절연막 상기 제1게이트 일측의 상기 기판에 형성된 소스 영역 상기 제1게이트 타측면 및 상기 타측면 옆의 상기 기판 일부 위에 형성된 제3절연막 상기 제3절연막 위에 각각 형성된 제3게이트 상기 제3게이트 측면 일부에 형성된 제1스페이서 상기 제1게이트 측면과 상기 소스 영역 일부 위에 각각 형성된 제3스페이서 및 제4스페이서; 및 상기 제1스페이서 일측의 상기 기판 상측 일부에 각각 형성된 제1드레인 영역을 포함하는 플래시 메모리 소자 [청구항 2] 제1항에 있어서,상기제1스페이서에 의하여 노출된 상기 제3게이트는상기제1게이트와공통컨택연결된것을특징으로 하는플래시 메모리 소자. [청구항 3] 제1항에 의한 플래시 메모리 소자를 단위셀로 하여 이루어지는 셀 어레이에 있어서,상기 단위셀은 행열 구조로 배치되고,상기 제1게이트 및 상기 제3게이트는 제(n) 워드라인(wl)과 연결되고,상기 제1드레인 영역은 제(m) 비트라인과 연결되고,상기 소스 영역은 멀티플렉서로 동작되어 소스 라인을 선택하는 트랜지스터와 연결되며,상기 트랜지스터의 게이트는 제어라인과 연결되고, 소스는 상기 소스 라인과 연결되고, 드레인은 상기 소스 영역과 연결되고,상기 "n"은 정수로서 "1≤n≤상기 단위셀의 개수"이고, 상기 "m"은 정수로서 "1≤m≤상기 비트라인의 개수"인 것을 특징으로 하는 플래시 메모리 소자의셀어레이. [청구항 4] 제3항에 있어서,상기 트랜지스터는 행측으로는 워드라인 별로 연결되고, 열측으로는 비트라인 별로 연결되거나 소정 개수의 비트라인 그룹 별로 연결됨으로써, 상기 셀 어레이의 소스라인을 선택적으로 연결시키는 것을 특징으로 하는 플래시 메모리 소자의셀어레이. [청구항 5] 제3항에 있어서,어레이 중어느 하나의 단위셀이 선택된 경우, 해당 비트라인 또는 해당 비트라인 그룹에 연결된 상기 트랜지스터는 상기 제어라인을 통하여 선택신호를 전달받음으로써 상기 게이트에 선택적으로 전압이 인가되도록 하는 것을 특징으로 하는 플래시 메모리 소자의셀어레이. [청구항 6] 제3항에 있어서,어레이를 이루는 다수의 메모리 게이트 중 쓰기 동작을 위하여 어느 하나가 선택되면,선택된 메모리 게이트의 워드라인 및 비트라인에 각각 소정의 양전압 및 백(back) 바이어스가 인가되고,상기 선택된 메모리 게이트와 워드라인을 공유하는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 소정의 양전압 및 0v가 인가되며,상기 선택된 메모리 게이트와 비트라인을 공유하는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 0v 및 백 바이어스가 인가되고,상기 선택된 메모리 게이트와 워드라인 및 비트라인을 공유하지 않는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 0v가 인가되며,상기 선택된 메모리 게이트와 연결된 상기 트랜지스터의 소스, 드레인, 게이트에 각각 소정의 양전압이 인가되는 것을 특징으로 하는 플래시 메모리 소자의셀어레이. [청구항 7] 제3항에 있어서,어레이를 이루는 다수의 메모리 게이트 중 삭제 동작을 위하여 어느 하나가 선택되면,선택된 메모리 게이트의 워드라인 및 소스라인에 각각 소정의 양전압이 인가되고 비트라인에 플로팅(floating) 상태가 인가되며,상기 선택된 메모리 게이트와 워드라인을 공유하는 비선택 메모리 게이트의 워드라인에 소정의 양전압이 인가되고 비트라인 및 소스라인에 각각 플로팅 상태가 인가되며,상기 선택된 메모리 게이트와 비트라인을 공유하는 비선택 메모리 게이트의 워드라인 및 소스라인에 각각 0v가 인가되고 비트라인에 플로팅 상태가 인가되며,상기 선택된 메모리 게이트와 워드라인 및 비트라인을 공유하지 않는 비선택 메모리 게이트의 워드라인 및 소스라인에 각각 0v가 인가되고 비트라인에 플로팅 상태가 인가되고,상기 선택된 메모리 게이트와 연결된 상기 트랜지스터의 소스, 드레인, 게이트에 각각 소정의 양전압이 인가되는 것을 특징으로 하는 플래시 메모리 소자의셀어레이. [청구항 8] 제3항에 있어서,어레이를 이루는 다수의 메모리 게이트 중 읽기 동작을 위하여 어느 하나가 선택되면,선택된 메모리 게이트의 워드라인 및 비트라인에 각각 소정의 양전압이 인가되고,상기 선택된 메모리 게이트와 워드라인을 공유하는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 소정의 양전압 및 0v가 인가되고,상기 선택된 메모리 게이트와 비트라인을 공유하는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 0v 및 소정의 양전압이 인가되고,상기 선택된 메모리 게이트와 워드라인 및 비트라인을 공유하지 않는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 0v가 인가되며,상기 선택된 메모리 게이트와 연결된 상기 트랜지스터의 소스, 드레인에 각각 0v가 인가되고, 게이트에 소정의 양전압이 인가되는 것을 특징으로 하는 플래시 메모리 소자의셀어레이. [청구항 9] 제3항에 있어서,어레이 중어느 하나의 단위셀을 선택하기 위하여 해당 워드라인에 선택적으로 전압을 공급하는 제1 디코더;상기 셀 어레이 중 어느 하나의 단위셀을 선택하기 위하여 상기 트랜지스터에 선택적으로 전압을 공급하는 제2 디코더;상기 셀 어레이 중 어느 하나의 단위셀을 선택하기 위하여 해당 비트라인을 순차적으로 선택하는 멀티플렉서; 및상기 멀티플렉서와 연결되고, 상기 선택된 비트라인의 데이터를 증폭하여 출력하는 독출기를 포함하는 플래시 메모리 소자의셀어레이. [청구항 10] 제9항에 있어서,상기 제2디코더는 상기 트랜지스터로 선택신호를 전송하며, 상기 선택신호는 상기 트랜지스터를 동작시키기 위하여, 해당 비트라인 또는 해당 비트라인 그룹의 주소(adress)가 단일 신호로 디코딩된 신호를 포함하는 것을 특징으로 하는 플래시 메모리 소자의셀어레이. [청구항 11] 제10항에 있어서,상기 제2디코더는 변환 프로그램 데이터를 가지고 있으며, 이를 이용하여 상기 디코딩된 선택신호를 생성하는 것을 특징으로 하는 플래시 메모리 소자의셀어레이. [청구항 12] 제9항에 있어서,상기 트랜지스터는 저전압 반도체 소자로 구현되며,상기 트랜지스터의 게이트에는 상기 제2디코더의 출력신호가 인가되는 것을 특징으로 하는 플래시 메모리 소자의셀어레이.