반도체 메모리 소자 및 반도체 메모리 소자의 제조 방법 document_id 1020090133364

[청구항 12] 반도체 기판의 로직 영역에 형성된 제2 트렌치에 형성된 절연층 상기 반도체 기판의 셀 영역에 형성된 제1 트렌치 측벽에 형성되고, 폴리실리콘 재질로서 스페이서 형태를 가지는 게이트 상기 로직 영역에 형성되고, 이후 로직 게이트로 패터닝될 폴리실리콘 패턴 상기 제1 트렌치 측벽 및 상기 게이트 밑에 형성된 ono층 상기 제1 트렌치 저면 측에 형성된 공통소스영역; 및 상기 제1 트렌치 양측의 상기 반도체 기판 상측 일부에 형성된 드레인영역을 포함하는 반도체 메모리 소자 [청구항 13] 제12항에 있어서,상기 제1 트렌치는 상측으로부터 투영하였을 경우 일측벽이 외측으로 굴곡된 라인 형태를 이루고,제1 트렌치의 굴곡된 부분에 형성된 상기 게이트의 일측이 두껍게 형성되고, 인접된 다른 제1 트렌치에 형성된상기게이트의일측형성되는것을특징으로 하는반도체 메모리 소자. [청구항 14] 제13항에 있어서,상기 게이트와 연결되는 컨택 플러그는 상기 두껍게 형성된상기게이트부분연결되는것을특징으로 하는반도체 메모리 소자. [청구항 15] 제13항에 있어서,상기 인접된 다른 제1 트렌치는 상기 제1 트렌치와 함께 굴곡된 라인 형태를 이루거나,직선의라인형태이루는것을특징으로 하는반도체 메모리 소자. [청구항 16] 제12항에 있어서,상기 반도체 기판 위에 형성된 층간절연층; 및상기 드레인영역, 상기 공통소스영역, 상기 게이트와 연결되고, 상기 층간절연층 상에 형성된 컨택 플러그더 포함하는반도체 메모리 소자. [청구항 17] 제12항에 있어서,상기 제1 트렌치의 측벽은 채널 영역으로 이용되고,상기 게이트는 반도체 메모리 소자 셀어레이의 워드 라인과 연결되며,상기 셀어레이를 이루는 단위셀의 하나의 상기 드레인영역은 비트 라인과 연결되고,프로그램 및 리드 동작은 해당 단위셀의 상기 워드 라인과 상기 비트 라인을 선택하여 이루어지며,삭제 동작은해당워드라인과상기공통소스영역이루어지는것을특징으로 하는반도체 메모리 소자. [청구항 18] 제12항에 있어서,반도체 메모리 소자가 프로그램 상태로 동작되는 경우,상기 공통소스영역에 양전위의 제1 전압이 인가되고,상기 게이트에 상기 제1 전압보다 높은 양전위의 제2 전압이 인가되며,이때, 선택된 반도체 메모리 소자셀의 상기 드레인영역은 접지되고, 비선택된 반도체 메모리 소자셀의 상기 드레인영역은플로팅되는것을특징으로 하는반도체 메모리 소자. [청구항 19] 제12항에 있어서,반도체 메모리 소자가 삭제 상태로 동작되는 경우,상기 게이트에 음전위의 제2 전압이 인가되고,상기 공통소스영역에 양전위의제2전압인가되는것을특징으로 하는반도체 메모리 소자. [청구항 20] 제12항에 있어서,반도체 메모리 소자가 리드(read) 상태로 동작되는 경우,상기 공통소스영역은 접지되고,상기 드레인영역에 상기 제1 전압보다 낮은 양전위의 제3 전압이 인가되며,상기 게이트에 상기 제1 전압보다 낮고 상기 제3 전압보다 높은 양전위의제4전압인가되는것을특징으로 하는반도체 메모리 소자.