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반도체 메모리 소자 및 반도체 메모리 소자의 제조 방법 document_id 1020090136310

출원번호
1020090136310
분류
전기(H섹션)
문맥 (context)
[청구항 12] 반도체 기판; 상기 반도체 기판의 셀영역 위에 이격되어 형성된 다수의 제2게이트절연층 상기 제2게이트절연층 위에 형성된 제어게이트 상기 제어게이트의 마주보지 않는 일측벽에 형성된 제1게이트절연층 상기 제1게이트절연층의 측벽에 형성된 메모리게이트 상기 제어게이트 사이의 상기 반도체 기판 상부에 형성된 공통소스영역 상기 메모리게이트 옆의 상기 반도체 기판 상부에 형성된 드레인영역 상기 반도체 기판의 로직영역 위에 형성된 제3게이트절연층 상기 제3게이트절연층 위에 형성된 로직게이트; 및 상기 로직게이트 양측의 상기 반도체 기판 상부에 각각 형성된 소스 및 드레인을 포함하는 반도체 메모리 소자 [청구항 13] 반도체 기판; 상기 반도체 기판 위에 형성된 제2게이트절연층 상기 제2게이트절연층 위에 형성된 제어게이트 상기 제어게이트의 일측벽에 형성된 제1게이트절연층 상기 제1게이트절연층의 측벽에 형성된 메모리게이트 상기 제어게이트 일측의 상기 반도체 기판 상부에 형성된 공통소스영역; 및 상기 메모리게이트 옆의 상기 반도체 기판 상부에 형성된 드레인영역을 포함하는 반도체 메모리 소자 [청구항 14] 제12항 또는 제13항에 있어서,상측으로부터 투영하였을 경우 상기 제어게이트의 끝단 중 적어도 하나 이상에 트렌치가 형성되고 상기 트렌치에컨택영역형성된것을특징으로 하는반도체 메모리 소자. [청구항 15] 제14항에 있어서,상기 메모리게이트 및 제어게이트는상기 컨택 영역을 통하여공통컨택연결되는것을특징으로 하는반도체 메모리 소자. [청구항 16] 제12항에 있어서,상기 제어게이트 사이의 상기 반도체 기판 상부에 제1ldd영역이 형성되고, 상기 로직 게이트 양측의 상기 반도체 기판 상부에 각각 제2ldd영역이 형성되는 단계더 포함하는반도체 메모리 소자. [청구항 17] 제13항에 있어서,상기 제어게이트 사이의 상기 반도체 기판 상부에 제1ldd영역이 형성되는 단계더 포함하는반도체 메모리 소자. [청구항 18] 제12항 또는 제13항에 있어서,상기 메모리게이트 옆의 상기 반도체 기판 상측 일부에 정션 영역을 형성하는 단계더 포함하는반도체 메모리 소자. [청구항 19] 제12항에 있어서,상기 제어게이트 측벽에 형성된 제1스페이서;상기 메모리게이트 측벽에 형성된 제2스페이서; 및상기 로직게이트 양측벽에 형성된 제3스페이서포함하는반도체 메모리 소자. [청구항 20] 제13항에 있어서,상기 제어게이트 측벽에 형성된 제1스페이서; 및상기 메모리게이트 측벽에 형성된 제2스페이서포함하는반도체 메모리 소자. [청구항 21] 제12항 또는 제13항에 있어서,상기 제1게이트절연층은ono(oxide-nitride-oxide)구조형성되는것을특징으로 하는반도체 메모리 소자. [청구항 22] 제12항 또는 제13항에 있어서,프로그램 상태로 동작되는 경우,상기 드레인영역, 상기 제어게이트, 상기 메모리게이트에 양전위의 제1전압이 인가되고,상기공통소스영역인가되는것을특징으로 하는반도체 메모리 소자. [청구항 23] 제12항 또는 제13항에 있어서,삭제 상태로 동작되는 경우,상기 드레인영역에 0v가 인가되고, 상기 제어게이트 및 상기 메모리게이트에 음전위의 제1전압이 인가되며, 상기 공통소스영역에 양전위의제1전압인가되는것을특징으로 하는반도체 메모리 소자. [청구항 24] 제12항 또는 제13항에 있어서,리드 상태로 동작되는 경우,상기 드레인 영역에 제1전압보다 작은 양전위의 제2전압을 인가하고, 상기 제어게이트 및 상기 메모리게이트에 상기 제1전압보다 작고 상기 제2 전압보다 큰 양전위의제3전압인가하는것을특징으로 하는반도체 메모리 소자. [청구항 25] 제24항에 있어서,상기 공통소스영역은 리드 라인과 각각 연결되고,상기 공통소스영역에 상기 제2전압보다 크고 상기 제3전압보다 작은 양전위의제4전압인가하는것을특징으로 하는반도체 메모리 소자.
지시문 (instruction)
주어진 특허 청구항을 읽고 적용 또는 작동 조건을 확인하여 질문에 답하라. 근거를 종합하여 자연스러운 문장으로 설명하라.
질문 (question)
제12항의 반도체 메모리 소자가 삭제 상태로 동작할 때, 드레인영역, 제어게이트, 메모리게이트 및 공통소스영역에 각각 인가되는 전압의 상태는 무엇인가?
추론 과정 (compact_reasoning)
  1. 1과제 해석task_interpretation

    제12항의 반도체 메모리 소자가 '삭제 상태'로 동작할 때 각 영역(드레인영역, 제어게이트, 메모리게이트, 공통소스영역)에 인가되는 전압 상태를 파악해야 한다.

  2. 2정보 추출information_extraction

    청구항 23에서 삭제 상태로 동작할 때의 각 영역별 전압 인가 조건을 추출한다.

    • 삭제 상태로 동작되는 경우,상기 드레인영역에 0v가 인가되고, 상기 제어게이트 및 상기 메모리게이트에 음전위의 제1전압이 인가되며, 상기 공통소스영역에 양전위의제1전압인가되는것을특징으로 하는
  3. 3근거 선택evidence_selection

    삭제 상태 동작 시의 전압 조건을 명시한 청구항 23의 구절을 근거로 선택한다.

    • 상기 드레인영역에 0v가 인가되고, 상기 제어게이트 및 상기 메모리게이트에 음전위의 제1전압이 인가되며, 상기 공통소스영역에 양전위의제1전압인가되는것
  4. 4논리 통합logical_integration

    추출된 정보를 바탕으로 드레인영역(0V), 제어게이트 및 메모리게이트(음전위의 제1전압), 공통소스영역(양전위의 제1전압)을 매칭한다.

  5. 5결론 도출conclusion_formulation

    질문에서 요구한 네 가지 영역의 전압 상태를 정리하여 답변을 구성한다.

  6. 6답변 생성answer_generation

    정리된 전압 상태를 문장 형태로 출력한다.

최종 답변 (final_answer)
제12항의 반도체 메모리 소자가 삭제 상태로 동작할 때, 드레인영역에는 0V가 인가되고, 제어게이트 및 메모리게이트에는 음전위의 제1전압이 인가되며, 공통소스영역에는 양전위의 제1전압이 인가된다.
핵심 해석 (core_interpretation)
반도체 메모리 소자의 삭제 동작 시 각 전극(드레인, 제어게이트, 메모리게이트, 공통소스)에 인가되는 전압 조건을 정의하여 삭제 동작을 수행하는 기술적 수단을 나타낸다.