반도체 소자, 전자 회로, ＭＯＳＦＥＴ, 파워 ＭＯＳＦＥＴ 소자, 다이오드, 및 전자 소자의 형성 방법 document_id 1020097008935

[청구항 2] 제1항에 있어서,상기 션트 채널 영역은, 영(zero) 전압이 상기 제1 및 제2 단자들에 걸쳐 인가될 때 상기 션트 채널 영역이 완전히 공핍되도록 선택된 길이,두께및도핑 농도가지는것을특징으로 하는반도체 소자. [청구항 3] 제2항에 있어서,상기 채널 영역은 1e15 cm-3에서 5e17 cm-3 의 도핑 농도를 가지고, 0.05 ㎛에서 1 ㎛의두께가지는것을특징으로 하는반도체 소자. [청구항 4] 제2항에 있어서,상기 션트 채널 영역의 상기 길이, 두께 및 도핑 농도, 및 상기 제1 바디 영역과 상기 제2 바디 영역의 도핑 농도는, 상기 제1 바디 영역과 상기 드리프트층 사이의 상기 p-n 접합의 빌트인 포텐셜(built-in potential)보다 낮은 전압이 상기 제1 단자에 인가될 때, 상기 션트 채널 영역에 전도성 채널이 형성되도록선택되는것을특징으로 하는반도체 소자. [청구항 5] 제4항에 있어서,상기 제1 바디 영역은 1e16 cm-3에서 1e20 cm-3의도핑 농도가지는것을특징으로 하는반도체 소자. [청구항 6] 제1항에 있어서,상기 제1 도전형을 가지고, 상기 드리프트층의 도판트 농도보다 큰 도판트 농도를 가지는 기판을 더 포함하고,상기 드리프트층은 상기 기판 상에 위치하고, 상기 제2 단자는상기기판상위치하는것을특징으로 하는반도체 소자. [청구항 7] 제1항에 있어서,상기 제1 바디 영역은 상기 드리프트층 내에 주입된(implanted) 영역을 포함하고, 상기 션트 채널 영역은 상기 드리프트층 상에 에피택셜층을 포함하고, 상기 제2 바디 영역은 상기 채널 영역 상에바디에피택셜층포함하는것을특징으로 하는반도체 소자. [청구항 8] 제7항에 있어서,상기 콘택터 영역은 상기 제2 바디 영역을 통해, 그리고,상기제1바디영역안확장하는것을특징으로 하는반도체 소자. [청구항 9] 제1항에 있어서,상기 콘택터 영역은 제1 콘택터 영역을 포함하고, 상기 반도체 소자는, 상기 제2 도전형을 가지고, 상기 제1 바디 영역 안으로 확장하는제2콘택터영역더포함하는것을특징으로 하는반도체 소자. [청구항 10] 제9항에 있어서,상기 제1 단자는상기제2콘택터영역과전기적접촉하는것을특징으로 하는반도체 소자. [청구항 11] 제1항에 있어서,상기 제1 도전형은 n-타입(type)이고,상기제2도전형타입인것을특징으로 하는반도체 소자. [청구항 12] 제1항에 있어서,상기 제1 도전형은 p-타입이고,상기제2도전형타입인것을특징으로 하는반도체 소자. [청구항 13] 제1항에 있어서,상기 제1 단자는 애노드(anode) 단자를 포함하고, 상기 제2 단자는 캐소드(cathode)단자포함하는것을특징으로 하는반도체 소자. [청구항 14] 제1항에 있어서,상기 콘택터 영역과 상기 드리프트층 사이의 상기 제2 바디 영역의 표면 상에 위치하는 게이트 절연체층; 및상기 게이트 절연체층 상에 위치하는 게이트 콘택을 더 포함하고,상기 제1 단자는 소스 단자를 포함하고, 상기 제2 단자는 드레인단자포함하는것을특징으로 하는반도체 소자. [청구항 15] 제14항에 있어서,상기 제2 바디 영역 상에 위치하는 문턱(threshold) 조절층을 더 포함하고,상기 문턱 조절층은 상기 반도체 소자의 문턱 전압을 조절하도록 선택된도핑 농도가지는것을특징으로 하는반도체 소자. [청구항 16] 제14항에 있어서,상기 제1 바디 영역및/또는 상기 제2 바디 영역에 인접하고, 상기 제1 도전형을 가지는 넥 임플란트(neck implant) 영역을 더 포함하고,상기 션트 채널 영역은상기콘택터영역과상기넥임플란트영역사이확장하는것을특징으로 하는반도체 소자. [청구항 17] 제1항에 있어서,상기 콘택터 영역은 상기 반도체 소자의 표면으로부터 상기 제2 바디 영역 안으로 확장하는 수직 콘택터 영역, 및 상기 수직 콘택터 영역과 접촉하고, 상기 수직 콘택터 영역으로부터 상기 션트 채널 영역으로 확장하는수평콘택터영역포함하는것을특징으로 하는반도체 소자. [청구항 18] 제1항에 있어서,상기 제2 바디 영역 내의 리세스, 및 상기 리세스 내의 전도성 물질을 더 포함하고, 상기 콘택터 영역은 상기 리세스와 접촉하고, 상기 리세스로부터 상기 채널 영역으로 확장하는수평콘택터영역포함하는것을특징으로 하는반도체 소자. [청구항 20] 제1항에 있어서,상기 션트 채널 영역은, 상기 제1 바디 영역과 상기 드리프트층 사이의 상기 p-n 접합이 역방향으로 바이어스될 때 상기 션트 채널 영역이 전도되지 않도록 선택된 길이,두께및도핑 농도가지는것을특징으로 하는반도체 소자. [청구항 22] 제21항에 있어서,상기 션트 채널 영역은 1e15 cm-3에서 5e17 cm-3의 도핑 농도를 가지고, 0.05 ㎛에서 1 ㎛의두께가지는것을특징으로 하는mosfet. [청구항 23] 제21항에 있어서,상기 션트 채널 영역의 두께 및 도핑 농도와 상기 바디 영역의 도핑 농도는, 상기 바디 영역과 상기 드리프트층 사이의 p-n 접합의 빌트인 포텐셜보다 낮은 전압이 상기 제1 단자에 인가될 때, 전도성 채널이 상기 채널 영역 내에 형성되도록선택되는것을특징으로 하는mosfet. [청구항 24] 제23항에 있어서,상기 바디 영역은 1e16 cm-3에서 1e20 cm-3의도핑 농도가지는것을특징으로 하는mosfet. [청구항 25] 제23항에 있어서,상기 바디 영역에 인접하는 상기 드리프트층 내에 위치하고, 상기 제1 도전형을 가지는 넥 임플란트 영역을 더 포함하고,상기 션트 채널 영역은상기넥임플란트영역접촉하는것을특징으로 하는mosfet. [청구항 26] 제23항에 있어서,상기 제1 도전형을 가지고, 상기 드리프트층의 도판트 농도보다 큰 도판트 농도를 가지는 기판을 더 포함하고,상기 드리프트층은 상기 기판 상에 위치하고, 상기 드레인 콘택은상기기판상위치하는것을특징으로 하는mosfet. [청구항 27] 제21항에 있어서,상기 션트 채널 영역의 상기 길이, 두께 및 도핑 농도는, 상기 바디 영역과 상기 드리프트층 사이의 상기 p-n 접합이 역방향으로 바이어스될 때, 상기 션트 채널 영역이 전도되지선택되는것을특징으로 하는mosfet.