문맥 (context)
[청구항 2]
제1항에 있어서,트랜지스터는 실질적으로 대칭하는 양지향성 과도전압의 억제를 수행하는 두 개의 실질적으로 동일한트랜지스터더포함하는것을특징으로 하는대칭형 블로킹 tvs 회로.
[청구항 3]
제1항에 있어서,트랜지스터는 전기적으로 상호연결된 전원을 갖는 제1 및 제2 mosfet트랜지스터더포함하는것을특징으로 하는대칭형 블로킹 tvs 회로.
[청구항 4]
제3항에 있어서,상기제1 mosfet 트랜지스터는 고전위의 터미널에 연결된 드레인과 저전위의 터미널에 연결된 게이트를 더 포함하고 상기 제2 mosfet 트랜지스터는 상기 저전위의 터미널에 연결된 드레인과 상기 고전위의 터미널에 연결된게이트더포함하는것을특징으로 하는대칭형 블로킹 tvs 회로.
[청구항 5]
제4항에 있어서,상기 바이폴라는 상기 저전위의 터미널에 연결된 이미터와 상기 고전위의 터미널에 연결된 컬렉터를 구비한 npn트랜지스터포함하는것을특징으로 하는대칭형 블로킹 tvs 회로.
[청구항 6]
제5항에 있어서,상기제1 및 제2 mosfet 트랜지스터는 n 채널 mosfet트랜지스터포함하는것을특징으로 하는대칭형 블로킹 tvs 회로.
[청구항 7]
제4항에 있어서,상기 바이폴라 트랜지스터는 상기 고전위의 터미널에 연결된 이미터와 상기 저전위의 터미널에 연결된 컬렉터를 구비한 pnp트랜지스터포함하는것을특징으로 하는대칭형 블로킹 tvs 회로.
[청구항 8]
제7항에 있어서,상기제1 및 제2 mosfet 트랜지스터는 p채널트랜지스터인것을특징으로 하는대칭형 블로킹 tvs 회로.
[청구항 10]
제9항에 있어서,상기제1 및 제2 트랜지스터는 전기적으로 상호연결된 전원을 갖는 제1 및 제2 mosfet트랜지스터더포함하는것을특징으로 하는반도체 장치.
[청구항 11]
제10항에 있어서,상기제1 mosfet 트랜지스터는 고전위의 터미널에 연결된 드레인과 저전위의 터미널에 연결된 게이트를 더 포함하고 상기 제2 mosfet 트랜지스터는 상기 저전위의 터미널에 연결된 드레인과 상기 고전위의 터미널에 연결된게이트더포함하는것을특징으로 하는반도체 장치.
[청구항 12]
제10항에 있어서,상기 바이폴라는 상기 저전위의 터미널에 연결된 이미터와 상기 고전위의 터미널에 연결된 컬렉터를 구비한 npn트랜지스터포함하는것을특징으로 하는반도체 장치.
[청구항 13]
제12항에 있어서,상기제1 및 제2 mosfet 트랜지스터는 n 채널 mosfet트랜지스터포함하는것을특징으로 하는반도체 장치.
[청구항 14]
제12항에 있어서,상기 바이폴라npn 트랜지스터는 래터럴트랜지스터포함하는것을특징으로 하는반도체 장치.
[청구항 15]
제14항에 있어서,상기제1 mosfet 트랜지스터 및 상기 제2 트랜지스터는 반도체 기판의 제1 방향을 따라 측방향으로 확장되고 상기 반도체 기판의 상기 제1 방향에 수직인 제2 방향을 따라 확장하는 상기 npn 트랜지스터의 베이스로서 기능하는 두 개의 마주 보는 도핑처리된 구역 위에 배치된 두 개의 래터럴 mosfet트랜지스터더포함하는것을특징으로 하는반도체 장치.
[청구항 16]
제15항에 있어서,상기 도핑처리된 구역의 두 마주보는 면 위에 측방향으로 배치된 두 n-well 구역은 상기 npn 트랜지스터의 베이스로 기능하고 상기 두 n-well 구역은 상기 npn트랜지스터의이미터와컬렉터기능하는것을특징으로 하는반도체 장치.
[청구항 17]
제16항에 있어서,상기제1 mosfet 트랜지스터와 상기 제2 mosfet 트랜지스터는 상기 npn 트랜지스터의 상기 베이스로 연장되는 p 몸체부에 둘러싸여 있는 공동 전원 구역을 공유하는 두 개의 래터럴 mosfet트랜지스터더포함하는것을특징으로 하는반도체 장치.
[청구항 18]
제12항에 있어서,상기npn 트랜지스터는 버티컬 npn트랜지스터더포함하는것을특징으로 하는반도체 장치.
[청구항 19]
제18항에 있어서,상기제1 및 제2 mosfet 트랜지스터는 두 개의 래터럴 mosfet트랜지스터더포함하는것을특징으로 하는반도체 장치.
[청구항 20]
제18항에 있어서,기판 최상위부 위에 있는 n epi층 내에 형성된 p-well은 상기 npn 트랜지스터의 상기 베이스 구역으로 연장하는 상기 제1 및 제2 mosfet 트랜지스터에몸체부제공하는것을특징으로 하는반도체 장치.
[청구항 21]
제20항에 있어서,상기p-well내에 주입된 n+ 구역은 상기 npn 트랜지스터의 이미터로서 기능하는 상기 제2 mosfet에 드레인구역제공하는것을특징으로 하는반도체 장치.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
반도체 장치에서 제1 및 제2 MOSFET 트랜지스터가 npn 트랜지스터의 베이스로서 기능하기 위해 배치되는 구조적 특징은 무엇인가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation제1 및 제2 MOSFET 트랜지스터가 npn 트랜지스터의 베이스 역할을 수행하기 위한 구조적 배치 특징을 찾는 것이다.
-
2정보 추출
information_extraction청구항 15에서 제1 및 제2 MOSFET 트랜지스터의 배치와 npn 트랜지스터의 베이스 기능 사이의 관계를 추출한다.
- 상기제1 mosfet 트랜지스터 및 상기 제2 트랜지스터는 반도체 기판의 제1 방향을 따라 측방향으로 확장되고 상기 반도체 기판의 상기 제1 방향에 수직인 제2 방향을 따라 확장하는 상기 npn 트랜지스터의 베이스로서 기능하는 두 개의 마주 보는 도핑처리된 구역 위에 배치된 두 개의 래터럴 mosfet트랜지스터
-
3근거 선택
evidence_selectionMOSFET이 npn 트랜지스터의 베이스로 기능하는 구체적인 배치 조건인 '두 개의 마주 보는 도핑처리된 구역 위에 배치'된 점을 선택한다.
- 상기 npn 트랜지스터의 베이스로서 기능하는 두 개의 마주 보는 도핑처리된 구역 위에 배치된 두 개의 래터럴 mosfet트랜지스터
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4논리 통합
logical_integration제1 및 제2 MOSFET이 각각 반도체 기판의 제1 방향을 따라 측방향으로 확장되고, 제1 방향에 수직인 제2 방향을 따라 확장하며, npn 트랜지스터의 베이스 역할을 하는 두 개의 마주 보는 도핑처리된 구역 위에 배치된다는 점을 결합한다.
- 상기제1 mosfet 트랜지스터 및 상기 제2 트랜지스터는 반도체 기판의 제1 방향을 따라 측방향으로 확장되고 상기 반도체 기판의 상기 제1 방향에 수직인 제2 방향을 따라 확장하는 상기 npn 트랜지스터의 베이스로서 기능하는 두 개의 마주 보는 도핑처리된 구역 위에 배치된 두 개의 래터럴 mosfet트랜지스터
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5결론 도출
conclusion_formulation질문에 대한 답변으로, 두 개의 래터럴 MOSFET이 npn 트랜지스터의 베이스로 기능하는 두 개의 마주 보는 도핑처리된 구역 위에 배치된다는 결론을 도출한다.
- 상기 npn 트랜지스터의 베이스로서 기능하는 두 개의 마주 보는 도핑처리된 구역 위에 배치된 두 개의 래터럴 mosfet트랜지스터
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6답변 생성
answer_generation추출된 정보를 바탕으로 최종 답변을 작성한다.
- 상기 npn 트랜지스터의 베이스로서 기능하는 두 개의 마주 보는 도핑처리된 구역 위에 배치된 두 개의 래터럴 mosfet트랜지스터
최종 답변 (final_answer)
상기 npn 트랜지스터의 베이스로서 기능하는 두 개의 마주 보는 도핑처리된 구역 위에 배치된 두 개의 래터럴 mosfet트랜지스터이다.
핵심 해석 (core_interpretation)
본 발명은 두 개의 래터럴 MOSFET 트랜지스터를 npn 트랜지스터의 베이스 역할을 하는 마주 보는 도핑 구역 위에 배치함으로써, MOSFET이 npn 트랜지스터의 베이스로서 기능하도록 하는 구조적 특징을 포함한다.