공통 소스 라인에 바이어스 전압을 개별적으로 인가할 수 있는 반도체 소자 document_id 1020100005333

[청구항 1] 기판; 상기 기판 상에 형성되고, 게이트 절연 패턴들, 게이트 전극들, 공통 소스 영역들, 드레인 영역들 및 채널 영역들을 포함하는 셀 트랜지스터들 상기 게이트 전극들을 연결하는 워드 라인들 상기 워드 라인들 중 서로 인접하는 한 쌍의 워드 라인들을 공유하고, 상기 공통 소스 영역들을 일렬로 연결하는 공통 소스 라인들 상기 드레인 영역들 상에 일직선으로 배열되는 드레인 메탈 콘택들 및 소스 메탈 콘택들 상기 드레인 메탈 콘택들과 연결되는 비트 라인들; 및 상기 소스 메탈 콘택들과 상기 공통 소스 라인들을 전기적으로 연결하되, 상기 소스 메탈 콘택들이 상기 한 쌍의 워드 라인들 중 일방 워드 라인들과 전기적으로 연결되나, 타방 워드 라인들과 전기적으로 단절되도록, 상기 소스 메탈 콘택과 상기 공통 소스 영역들을 연결하는 채널 영역들 중 상기 일방 워드 라인들과 연결되는 채널 영역에만 형성되는 문턱 전압 조절용 불순물 영역을 포함하는 반도체 소자 [청구항 2] 제 1 항에 있어서,상기 문턱 전압 조절용 불순물 영역들은, 인(p) 또는 비소(as)가 도펀트로 사용되고, 상기 채널 영역들의 문턱 전압을 낮추어줌으로써, 상기 채널 영역들의 셀 트랜지스터는 항상 턴 온 상태유지되는디플리션 트랜지스터의 반도체 소자. [청구항 3] 제 1 항에 있어서,상기 기판은, 상기 드레인 메탈 콘택들이 반복하여 어레이되는 드레인 메탈 콘택 영역과, 상기 소스 메탈 콘택들이 반복하여 어레이되는 소스 메탈 콘택 영역을 포함하고,상기 기판은, 상기 드레인 메탈 콘택 영역과 상기 소스 메탈 콘택 영역에서 공통으로, 소자분리막들과, 상기 소자분리막들에 의하여 한정되는 엑티브 영역들을 포함하며, 상기 엑티브 영역들은, 상기 기판의 y방향으로 연장되고 상기 드레인 영역들, 상기 채널 영역들 및 상기 공통 소스 영역들로 사용되는 제1엑티브 영역들과, 상기 기판의 x방향으로 연장되고 상기 공통 소스 영역들과 상기 공통 소스 라인들로 사용되는 제2엑티브 영역들을 포함하며,상기 기판은, 상기 드레인 메탈 콘택 영역에서, 상기 제1 및 제2엑티브 영역들이 상기 공통 소스 영역들을 통하여 x방향과 y방향에서 모두 연결되고, 상기 소스 메탈 콘택 영역에서, 상기 제2엑티브 영역들이 x방향에서 연결되나, y방향에서 상기 소자분리막들에 의하여 고립됨으로써 상기 제1엑티브 영역들은 y방향단절되는반도체 소자. [청구항 4] 제 1 항에 있어서,상기 게이트 전극들은, 콘트롤 폴리실리콘과 플로팅 폴리실리콘이 게이트 유전막을 사이에 두고 상하적층되는ssi(source side injection) 방식의 플래시 메모리 반도체 소자. [청구항 5] 제 1 항에 있어서,상기 공통 소스 라인들은 상기 한 쌍의 워드 라인들을 제외하고 그 밖의 워드 라인들과 공통 소스 영역들을 상호 공유하지 않음으로써, 상기 공통 소스 라인들에 각각 독립적으로프로그램 동작전압인가할수있는반도체 소자. [청구항 6] 기판에 고립되게 형성되는 소자분리막들 상기 소자분리막들에 의하여 한정되고, 상기 기판의 y방향으로 연장되는 제1엑티브 영역들 공통 소스 라인들을 형성하기 위하여, 상기 기판의 x방향으로 연장되는 제2엑티브 영역들 상기 제1엑티브 영역들에 형성되는 드레인 영역들 상기 제1엑티브 영역들과 상기 제2엑티브 영역들이 상호 교차하는 영역들에 형성되고, 상기 공통 소스 라인에 의하여 일체로 연결되는 공통 소스 영역들 상기 제1엑티브 영역들에 형성되어 상기 드레인 영역들과 상기 공통 소스 영역들을 연결하는 채널 영역들 상기 채널 영역들 상에 차례로 적층되는 게이트 절연 패턴들과 게이트 전극들 상기 게이트 전극들에 게이트 전압을 인가하는 워드 라인들 상기 드레인 영역들에 드레인 전압을 인가하는 비트 라인들 상기 공통 소스 라인에 기준 전압을 인가하는 그라운드 라인들 상기 드레인 영역들 중 일부 영역과 상기 비트 라인들을 연결하는 드레인 메탈 콘택들 상기 드레인 영역들 중 나머지 영역과 상기 그라운드 라인들을 연결하는 소스 메탈 콘택들; 및 상기 공통 소스 라인과 상기 소스 메탈 콘택들을 연결하는 상기 채널 영역 상에 형성되고, 도펀트가 주입되며, 상기 채널 영역의 문턱 전압을 조절하는 문턱 전압 조절용 불순물 영역을 포함하는 반도체 소자 [청구항 7] 제 6 항에 있어서,상기 도펀트가 주입되지 않은 채널 영역들은, 상기 소자분리막들에 의하여상기제1엑티브영역들고립되거나단절되는반도체 소자. [청구항 8] 드레인 메탈 콘택들이 반복하여 어레이되는 제1영역과, 소스 메탈 콘택들이 반복하여 어레이되는 제2영역을 포함하는 기판 상기 기판에 형성되되, 상기 드레인 메탈 콘택들과 상기 소스 메탈 콘택들이 일직선 상에 배열되는 드레인 영역들 공통 소스 라인에 의하여 연결되고, 상기 드레인 메탈 콘택들과 상기 소스 메탈 콘택들이 형성되지 않는 공통 소스 영역들 상기 드레인 영역들과 상기 공통 소스 영역들을 연결하는 채널 영역들 상기 채널 영역들 상에 형성되는 게이트 전극들 상기 드레인 메탈 콘택들과 연결되는 비트 라인들; 및 상기 제1영역의 채널 영역 중에서 상기 소스 메탈 콘택과 상기 공통 소스 라인을 상시 전기적으로 연결하는 문턱 전압 조절용 불순물 영역을 포함하는 반도체 소자 [청구항 9] 제 8 항에 있어서,상기 제1영역은 메모리 셀 어레이 영역이고, 상기 제2영역은 더미 셀 어레이 영역되는반도체 소자. [청구항 10] 제 8 항에 있어서,상기 제1영역의 엑티브 영역들은, 상기 드레인 영역들, 상기 채널 영역들 및 상기 공통 소스 영역들로 사용되는 제1엑티브 영역들과, 상기 공통 소스 영역들과 상기 공통 소스 라인들로 사용되는 제2엑티브 영역들이 x방향과 y방향에서 모두 연결되는 구조이나,상기 제2영역의 엑티브 영역들은, 상기 드레인 영역들, 상기 채널 영역들 및 상기 공통 소스 영역들로 사용되는 제1엑티브 영역들과, 상기 공통 소스 영역들과 상기 공통 소스 라인들로 사용되는 제2엑티브 영역들이 x방향에서 모두 연결되는데 반하여, y방향에서 일부만 연결되는 구조있는반도체 소자.